JPH05210974A - 同一チップ上でのスタティックキャッシュメモリとダイナミックメインメモリとの結合システム - Google Patents

Abstract

(57)【要約】 【目的】 同一チップ上で高速データキャッシュＳＲＡ
ＭにＤＲＡＭを結合させたメモリシステムを提供する。 【構成】 本発明の実施例は、１，０２４のＳＲＡＭが
集積された１，０２４×１，０２４のＤＲＡＭである。
ＳＲＡＭの内容は、外部メモリアクセスにより直接アド
レス指定されることができ、ＤＲＡＭが行うよりも早い
データ転送を提供する。ＳＲＡＭは６４バイト分の１６
ビットＤＲＡＭデータを搬送する。外部ライト又はリー
ドがＳＲＡＭ内ではなくＤＲＡＭの１ラインをアドレス
指定するとき、ＳＲＡＭは１ラインをフラッシュしてＤ
ＲＡＭの以前のキャッシュされたラインに更新し、その
後現在リクエストされているデータビットを含むＤＲＡ
Ｍの１ラインをダウンロードする。

Description

【発明の詳細な説明】

【０００１】

【発明の利用分野】本発明は、半導体集積メモリ回路に
関し、更に詳細には、単一の集積回路チップ上でのＤＲ
ＡＭとキャッシュＳＲＡＭとの結合（以後キャッシング
ＤＲＡＭ（ＣＤＲＡＭ）と呼ぶ）に関する。

【０００２】

【従来の技術の記述】従来のメモリシステムは、通常ダ
イナミックＲＡＭ（ＤＲＡＭ）を備える。これは、この
ような装置が、多量の記憶量を相対的に低いコストで、
ＰＣボード上で小さな量（現実の専有）しか占めずに提
供するからである。ＤＲＡＭは、動作速度が向上してき
て、現在１５０ナノ秒のサイクルタイムを有している
が、４０ナノ秒以下のサイクルタイムを有する現在のマ
イクロプロセッサの高速化と同一歩調を保ってはいな
い。リーズナブルなコストを維持しつつ、システムの性
能を改善するために、設計者は、相対的に高価なスタテ
ィックＲＡＭ（ＳＲＡＭ）からなる非常に高速なメモリ
であるキャッシュメモリをしばしば使用しがちである。
ＳＲＡＭは２０ナノ秒以下のサイクルタイムを有するよ
うに構成できる。

【０００３】キャッシュメモリは、マイクロプロセッサ
とメインＤＲＡＭメモリとの間に置かれる。システムの
動作速度は、マイクロプロセッサによりメインＤＲＡＭ
にリクエストされることがあるコードとデータのコピー
をキャッシュメモリが保存することを許容することによ
って改善される。キャッシュメモリは、ＤＲＡＭと比較
してビットベースでのコストが非常に高いので、経済的
には、非常に少ない量のキャッシュメモリしか用いるこ
とができない。例え量は少なくても、少量のキャッシュ
メモリの使用がシステムの性能を大いに改善する。この
有効性については、近年導入された全ての高性能なパー
ソナルコンピュータやワークスティションにより実証さ
れている。ＤＲＡＭのビット当たりの価格は現在非常に
低下しているので、小規模ＳＲＡＭ型キャッシュメモリ
サブシステムのコストがＤＲＡＭから成る大規模メイン
メモリのコストを越えている。

【０００４】図１の、従来のキャッシュ−ベースシステ
ム１０は、データキャッシュ１２と、タッグキャッシュ
１４と、制御ロジック１６を具備する。２つのキャッシ
ュ１２と１４とは高速ＳＲＡＭで構成されている。デー
タキャッシュ１２は、マイクロプロセッサによりしばし
ば、或いは、極く近い将来リクエストされると予測され
るデータ及び／又はＣＰＵのインストラクションのコピ
ーを保持する。データキャッシュ１２は典型的には小さ
く、ＤＲＡＭメモリ１８内の何１００万のデータ／又は
インストラクションのうちの何千かのみを保持できるに
すぎない。特定のバイトまたはワードをデータキャッシ
ュ１２からの方がＤＲＡＭメモリ１８からよりも早く使
用できるかを、プログラム又はデータのフェッチ動作の
間に迅速に決定をすることがシステム１０にとって重要
である。ＤＲＡＭ１８からデータキャッシュ１２へどの
メモリアドレスの内容がコピーされたかを保持するため
に、データキャッシュ１２中のデータに対応するＤＲＡ
Ｍ１８のメモリアドレスの各々の一部がタッグキャッシ
ュ１４に記憶される。マイクロプロセッサ２０がＤＲＡ
Ｍのアドレスを指定するとき、メモリリクエストは、キ
ャッシュ１２，１４及び制御ロジック１６により構成さ
れるキャッシュサブシステムによりインターセプトされ
る。メモリリクエストのアドレスは、タッグキャッシュ
１４内に記憶されているものと比較器２２により比較さ
れる。リクエストされたメモリアドレスがタッグキャッ
シュ１４内に記憶されているいずれかのアドレスと一致
したなら、キャッシュサブシステムが、ＤＲＡＭメモリ
が供給するよりも更に早くデータキャッシュ１２から情
報を供給する。ＤＲＡＭ１８へのアクセスはこのように
不要となり、ＤＲＡＭ１８へのアクセスサイクルはカッ
トされ、ＤＲＡＭへの他のメモリリクエストを許容す
る。

【０００５】メモリリクエストのアドレスがタッグキャ
ッシュ１４内のアドレスエントリのどれとも一致しない
時は、メモリリクエストはＤＲＡＭ１８により扱われる
ことが単に許容される。リクエストされた情報がＤＲＡ
Ｍ１８からマイクロプロセッサへ実際に返されたとき、
そのコピーが簡単に作られデータキャッシュ１２に記憶
される。そのアドレスは将来の使用のためにタッグキャ
ッシュ１４に保持される。

【０００６】システム１０は従来構造の４メガバイト
（１メガワード）の例である。この基本的主題の種々の
バリエーションが可能である。システム１０において、
データキャッシュ１２は、ＤＲＡＭ１８に記憶できる総
計４メガバイトのうちの６４Ｋバイト（１６Ｋワード）
を保持するにすぎない。（１メガワード）×（３２ビッ
ト）幅のＤＲＡＭ１８メモリアレーは、Ａ０−Ａ１９と
呼ばれる２０本のアドレスリードを必要とし、これによ
り全てのロケーションをアドレス指定できる（２ ²⁰＝
１，０４８，５７６）。（１６キロワード）×（３２ビ
ット）幅のデータキャッシュ１２は、このアドレスバス
の下位のＡ０−Ａ１３ビットでアドレス指定される（２
¹⁴＝１６，３８４）。タッグキャッシュ１６は（１６キ
ロワード）×（６ビット）幅で、やはりＡ０−Ａ１３ビ
ットでアドレス指定される。６ビットのワードの記憶は
アドレスＡ１４−Ａ１９で、タッグビットとして記憶さ
れる。

【０００７】システム１０は、ダイレクトマップドキャ
ッシュとして一般に認識される形式のものである。下位
のアドレスビットＡ０−Ａ１３の全ての組に対して、上
位のアドレスビットＡ１４−Ａ１９の１つの組のみが割
当てられ、これらは、タッグキャッシュ１４にタッグと
して記憶される。

【０００８】キャッシュシステムはメモリアクセスの平
均時間を短くする。これは、キャッシュシステムが、マ
イクロプロセッサが現実に使用しているデータ及びコー
ドを記憶し、マイクロプロセッサが必要とするであろう
と予測されるコード及びデータを記憶するからである。
この２番目の特徴は有用なキャッシュの要であり、“参
照の局在性”の原則として説明される。これはどのよう
にプログラムが現実に実行されるかを監視することによ
り展開される。この原則は２つの主要部分から成る。 空間的局在性 −−プログラムは、既にアクセスされた
アドレス近傍のデータ或いは命令を通常リクエストする 一時的局在性 −−プログラムは、最新の情報の使用を
繰り返す傾向がある。古くなるほど情報はプログラムに
よりリクエストされることが少くなる。

【０００９】マイクロプロセッサによりリクエストされ
たコード又はデータがキャッシュにないとき、キャッシ
ュ“ミス”が生じたと呼ばれる。このミスは、キャッシ
ュに、マイクロプロセッサによりリクエストされたコー
ド又はデータだけでなく、メインメモリからコード又は
データの幾つかの付加的な近傍のバイトのリクエストを
行わせる。このようなメモリのグループは、情報の“ラ
イン”としばしば呼ばれる。これは、また、特定のペー
ジナンバーを識別しているＡ１４−Ａ１９のアドレスで
のメモリのページとして時として参照される。従って、
タッグキャッシュ１４は、データキャッシュに存在して
いるページナンバーのリストを記憶している。ライン
は、キャッシュが更新されるとき、メインＤＲＡＭメモ
リからキャッシュへグループとして移動されるバイト列
として定義することができる。それは、少なくともデー
タバスを並列に転送できるバイト数である。例えば、単
一のバイトがリクエストされた時でも、キャッシュの良
い管理を行うため、そのバイトを含む３２ビットワード
全体をリクエストして記憶する。多くのパーソナルコン
ピュータシステムが現在３２ビットデータバスを有する
が、バイト動作は、共通であり、特に通信Ｉ／０におい
て共通である。

【００１０】図２は、Ｉｎｔｅｌ（米国、カルフォルニ
ア州、サンタクララ）によって広く配布されている刊行
物中に見いだされるものと似ている。３２，６４，１２
８，２５６，５１２，１Ｋ，２Ｋ，４Ｋ，８Ｋ，１６Ｋ
及び３２Ｋバイトのキャッシュサイズに対する、４，
８，１６，３２，６４及び１２８バイトのラインサイズ
がプロットされている。この図は、ミスレシオで測定す
ると（ミスレシオは低いほど良い）、ラインサイズが大
きくなるほどキャッシュ性能が向上することを示してい
る。しかし、６４バイトのラインサイズの４Ｋバイトの
キャッシュメモリは、８バイトのラインサイズの３２Ｋ
バイトメモリよりもミスレシオが低い。ラインサイズは
自由に広げることはできない。ラインサイズを大きくす
ることは他のシステム因子とトレードオフの関係にあ
る。ラインサイズがシステムのデータバス幅（これは多
くのパーソナルコンピュータでは４バイトである）を越
えたなら、多重ＤＲＡＭアクセスが必要になる。さらに
これらのアクセスの間、マイクロプロセッサは待たされ
ることになる。従って、現在のシステムのラインサイズ
は通常６４バイトよりも遙に小さい。

【００１１】ここでは述べないキャッシュの性能に影響
する多くの他の構成の詳細が存在する。この主題のこれ
以上の情報については、Ａｌａｎ Ｊａｙ Ｓｍｉｔｈ
著、“ＣＰＵキャッシュメモリのライン（ブロック）サ
イズの選択”ＩＥＥＥ コンピュータのトランズアクシ
ョン，Ｖｏｌ．Ｃ−３６ Ｎｏ．９ １９８７年９月を
参照されたい。

【００１２】図３は、従来の典型的な１メガビットスタ
ティックコラムＤＲＡＭメモリチップ３０を表す。これ
は、１，０４８，５７６の１ビットワードを有し、１，
０２４列１，０２４行のアレーとして構成されている。
“スタティックコラム”という用語は、列（コラム）ア
ドレスのみがアクセスサイクルの間に変化したときに、
より早いデータアクセスを有する形式のＤＲＡＭを意味
する。このような３２個のチップを用いるＤＲＡＭサブ
システムが、４メガバイトメモリ構成（１Ｍ×３２とし
て構成されている）では必要とされる。このようなメモ
リをアドレス指定するマイクロプロセッサは、２０本の
アドレスリード（例えばＡ０−Ａ１９）を必要とする。
図１に示すように、ＤＲＡＭ１８のアドレス指定を時分
割多重化することは慣習的なプラクティスとなってお
り、ＭＡ０−ＭＡ９とラベルされた１０本のアドレスリ
ードのみがＤＲＡＭ１８サブシステムをアドレス指定す
るために必要である。（多数のリードはより高いコスト
を必要とし、また、広い基板スペースを占め、アクセス
タイムはアドレスの多重を行うことが可能なほど低いた
め、この慣習が開発された）。多重化は次のように行わ
れる。第１回のサイクルが行アドレスＡ１０からＡ１９
を転送し、第２回のサイクルが列アドレスＡ０からＡ９
を転送する。ＲＡＳ／信号の立下がりで、ＭＡ０からＭ
Ａ９がアドレスＡ１０からＡ１９の有効な表示を有する
ように要求される（ＲＡＳ／とは行アドレスストローブ
であり、Ｌレベルが真である）。この最初のグループが
１０ビット行アドレスバッファ３２にラッチされる。バ
ッファの出力が列デコーダ３４へ行く。列デコーダは、
クロック発生器３６により決定される短い遅延の後に、
Ｈレベルになるべき１，０２４の行ライン内の一つを選
択する。この特定の行ラインに接続されている全ての
１，０２４ビットは、（１，０２４行１，０２４列構成
を仮定すると）１，０２４のセンスアンプ３８に接続さ
れる。センスアンプ３８は、そのビットの論理レベルを
読み出してブーストする。また次のリフレッシュの前に
ビットを消すであろう漏れ電流を克服するために、プロ
セスにおいて、それぞれのビットをリフレッシュする。
センスアンプ３８は、クロック発生器３６から供給され
るタイミング信号を用いる。

【００１３】ＣＡＳ／信号がＬ（ロー）レベルになると
（典型的には、ＲＡＳ／がＬレベルになって約２０ナノ
秒後）、アドレスＡ０−Ａ９を表しているＭＡ０からＭ
Ａ９の論理レベルは有効であるはずであり、列アドレス
バッファ４０により受信される。これは列デコーダ４２
へ直接結合されている。ＣＡＳ／は列アドレスストロー
ブを表わし、Ｌレベルが真である）。列デコーダ４２
は、１，０２４のセンスアンプ３８の一つを選択し、デ
ータ入／出力バッファ４４及び４６と接続する。ＣＡＳ
／がＬレベルになると、マルチプレクサ（ＭＵＸ）４８
が行アドレスバッファ２２への入力を外部アドレスから
リフレッシュカウンタアドレス５０へ切り換える。も
し、ＣＡＳ／及びＯＥ／がＬレベルで、そして、ＣＥと
ＷＥ／とがＨレベルなら、出力バッファ４６が活性化さ
れる。選択されたセンスアンプ３８からのデータが出力
されることができる。ＷＥ／がＬレベルになったら、出
力バッファ４６はトリステート状態（ハイインピーダン
ス状態）とされる。入力バッファ４４の出力は選択され
たセンスアンプ３８へ送られ、以前の状態にオーバライ
トされる。センスアンプ３８は、このデータを以前選択
された行ラインにより接続されたアレー５２のビットへ
送る。他のセンスアンプ３８は変化しない状態を保つ。
もし、同じ行の他のビットへのアクセスがなされるとき
には、ＭＡ０からＭＡ９のアドレスは、ＲＡＳ／或いは
ＣＡＳ／のリサイクリングなしに変更されることができ
る。しかしながら、ＷＥ／がＬレベルのときに書き込み
が進行していたならば、ＷＥ／は、ＭＡ０−ＭＡ９のア
ドレス或いはデータ入力が変更されることができる前に
Ｈレベルに戻されなければならない。その後、ＷＡ／
は、他の書き込みが必要なら、なんらかのデータ又はア
ドレスを変更した後に、再びＬレベルになることができ
る。リフレッシュカウンタ５０は、ＣＡＳ／がＬレベル
に保持されている間に、ＬレベルからＨレベル、Ｈレベ
ルからＨレベルへのＲＡＳ／サイクルの度に、新たな行
の“隠されたリフレッシュ”が生じることを許容する。
このような各ＲＡＳ／サイクルは、リフレッシュカウン
タを次の行アドレスへ進める。データ出力バッファ４６
は、ＯＥ／をＨレベルに保つことにより、隠されたリフ
レッシュの間、ハイインピーダンス状態とされる。これ
がにせのデータ出力の発生を防ぐ。

【００１４】従って、広いキャッシュライン幅を備える
メモリ装置は、ＳＲＡＭのアクセスタイムを有し、ＤＲ
ＡＭの低コストで高密度を要求する。

【００１５】

【発明の概要】本発明の目的は、同一チップ上で高速デ
ータキャッシュＳＲＡＭに高密度ＤＲＡＭを結合する回
路技術、ロジック及びそのアーチテクチャーを提供する
ことにある。

【００１６】簡単には、本発明の１実施例は、１，０２
４×１，０２４のＤＲＡＭに１，０２４×１のＳＲＡＭ
を集積した。ＳＲＡＭの内容は、外部メモリのアクセス
により直接アドレスでき、ＤＲＡＭが行うよりも更に早
い速度でデータ移転を行う。ＳＲＡＭは、それぞれのＤ
ＲＡＭデータの１６ビットの６４ラインを扱う。ＤＲＡ
Ｍラインの外部読み出し／書き込みアドレスがＳＲＡＭ
にないとき、ＳＲＡＭはラインをフラッシュＤＲＡＭの
以前にキャッシュされたラインを更新し、現在リクエス
トされたデータビットを含むＤＲＡＭのラインをダウン
ロードする。

【００１７】本発明の利点は、広いキャッシュラインが
可能なことにある。それにより、相対的に小さなキャッ
シュタッグを保持することで高性能なキャッシュを作り
だす。

【００１８】本発明の別の利点は、ＳＲＡＭデータキャ
ッシュがＤＲＡＭと同じチップに位置することにある。

【００１９】本発明のこれらの目的及び利点は、当業者
が種々の図中に説明されている、好適な実施例の詳細な
説明を読むことにより、疑いなく明白になるであろう。

【００２０】

【実施例】

第１実施例 図４は、本発明の第１実施例であって、１個で１メガビ
ット（１Ｍ×１）として構成されたＣＤＲＡＭチップ６
０である。ＣＤＲＡＭチップ６０は、工業規格の１メガ
ビットＤＲＡＭと同じ数のチップリードを有することが
望ましい。ＣＤＲＡＭチップ６０は、センスアンプ６２
とＩ／Ｏ回路との間に１，０２４のＳＲＡＭビット行６
１が存在する点において、従来のＤＲＡＭと異なる。メ
モリビットはそれぞれ１６ビットの６４の“ライン”
（１６×６４＝１，０２４）で構成されている。一つの
ラインが一度に選択される。

【００２１】１６ビットＳＲＡＭライン６３が図５に示
される。この図は、例示のためだけで、ラインの必要と
される論理動作を明瞭にするためだけに表されている。
それぞれのライン６３は以下のように動作しなければな
らない。ＣＡＳＰとラベルされた信号がＨレベルになる
と、１６個の関連するセンスアンプからデータを読み出
し；Ｗ２とラベルされた信号がＨレベルになると、その
１６個の関連するセンスアンプにデータを書き込み；Ｗ
１とラベルされた信号がＨレベルになるときのデータ入
力バッファからその１６ビットのうちの選択された１ビ
ットにデータを読みだす。

【００２２】ライン選択器６４（図４）は、６４のＳＲ
ＡＭラインのうちの一つのみを選択するために、いずれ
かのときに一時にＨレベルの出力Ｌ１からＬ６４のうち
の一つのみを有する。ライン選択器６４の入力は、Ａ４
−Ａ９とラベルされた６つのアドレス入力を含む。ＳＲ
ＡＭの６４のラインのそれぞれの１６の出力は、１６ビ
ットデータバス６６に共通に収容され、これは１６：１
選択器６５を介してＩ／Ｏ回路へ行く。１６：１選択器
６５は、４アドレス入力Ａ０−Ａ３により制御される。
この機能は、１６ＭＯＳ双方向パスゲートと同様であ
り、これは一度に一つのゲートがターンオンして、１６
データビットの一つをＩ／Ｏ回路へ接続させる。３つの
ＡＮＤ−ゲート６７，６８，６９のグループとワンショ
ット７０は、次の特定の制御信号を発生する：ＡＮＤ−
ゲート６７は、ＣＡＳ／がＬレベル、ＣＥがＨレベルで
あり、ＷＥ／がＬレベルになるとき、正のＷ１信号を発
生する。信号Ｗ１は、選択されたＳＲＡＭライン内の選
択されたビット内にデータを書き込むために用いられ
る；ＡＮＤ−ゲート６８は、ＷＥ／がＨレベル、ＣＥが
Ｈレベル、ＯＥ／がＬレベル、ＣＡＳ／がＬレベルのと
き、トリステート状態出力バッファを活性化する；ＡＮ
Ｄ−ゲート６９は、ＣＡＳ／がＨレベル、ＣＥがＨレベ
ルであり、ＷＥ／がＬレベルになるとき、正Ｗ２信号を
発生する。信号Ｗ２は、その１６のセンスアンプへの選
択されたＳＲＡＭライン上のデータの読み出しに用いら
れる；ワンショット７０は、ＣＡＳ／がＬレベルになる
とき開始するＣＡＳＰとしてラベルされた正のパルス信
号を発生する。信号ＣＡＳＰは約１０から２０ナノ秒を
とめられる。信号ＣＡＳＰは、選択されたＳＲＡＭライ
ンへの１６個のセンスアンプ６２を読み出すのに用いら
れる。

【００２３】列アドレスバッファ７１の組は、選択器６
４，６５にアドレスを供給する。リフレッシュカウンタ
７２はＭＵＸ７３の一つのポートを駆動する。ＭＵＸ７
３の出力は、クロック発生器７５のクロックに伴い、行
アドレスバッファ７４の組への入力を構成する。行デコ
ーダ７６は、コード化された行アドレスを行アドレスバ
ッファ７４から受ける。

【００２４】図５において、ゲート８１から８５のグル
ープが全てのラインで共用される。種々の他のゲートや
トランジスタが１６回以上繰り返される。一対のクロス
カップルされたインバータ８７，８８と抵抗器８９とが
１ビット用のＳＲＡＭ型記憶セルを構成する。ノード９
０がＳＲＡＭ記憶セルへの入力である。出力はノード９
１である。抵抗器８９は、データ転送トランジスタ９２
或いは９５のいずれかがターンオンされたときに、ビッ
トを記憶セルに容易に書き込めるように、１００キロオ
ーム程度の大きな値を有する。抵抗器８９は適切なＬ／
Ｗ比のＭＯＳ素子から構成することができる。ノード９
１でのＳＲＡＭビット出力は、それがチップからバス出
力される前に、インバータ９４によってバッファされ
る。トランジスタ９５は、ゲート８２により制御され、
データをセンスアンプからＳＲＡＭ記憶セルに回す。ゲ
ート９７，９８，９９のグループは、センスアンプ６２
へのビットをバッファする。

【００２５】図４を参照して、ＲＡＳ／の立下がりで、
ＭＡ０−ＭＡ９のアドレスが行アドレスバッファ７４内
にラッチされ、これらの出力は行デコーダ７６へ行く。
短い時間の後に、クロック発生器７５に制御されて、行
デコーダ７６がもつその１，０２４の出力のうちの１つ
がＨレベルになる。選択された行に接続された全ての
１，０２４ビットが、１，０２４のセンスアンプ６２に
接続され、それらは、ビットの論理レベルを検出し、そ
れぞれのビットをリフレッシュして何らかの漏れ電流を
補償する。センスアンプ６２は、図に示す様に、クロッ
ク発生器７５により供給されるタイミング信号を必要と
する。ＲＡＳ／がＬレベルになった約２０ナノ秒後のＣ
ＡＳ／の立下がりで、ＭＡ０−ＭＡ９のアドレス入力が
Ａ０−Ａ９に等しくなり、正のパルスＣＡＳＰがワンシ
ョット７０で発生される。図５において、これは、選択
された１６ビットＳＲＡＭライン６３のＡＮＤ−ゲート
８２に、正の出力を持たせる。これがトランジスタ９５
をターンオンし、ラインが１６個の関連するセンスアン
プ６２の出力を読みだす。ＳＲＡＭの選択された１６ビ
ットの以前の内容がオーバライトされる。ＣＡＳＰは、
約１０から２０ナノ秒の、非常に少ない時間だけ続く
が、この時間の間にアドレス入力は変ることがない。こ
の動作は、ＤＲＡＭライン上のデータをキャッシュへ転
送する従来技術に相当する。ここで、ラインが、ただの
１６ビットであったとしても、ＣＤＲＡＭチップ６０
（図６）が、並列に動作する３２個のこのようなチップ
を有するならば、６４バイト（１６×３２／８＝６４）
が実際に転送される。

【００２６】いま図６のシステム１００を参照して、１
６ビットの選択されたラインがセンスアンプ６２からＳ
ＲＡＭライン６３に転送されると、外部タッグメモリ１
０１がまた、何処からラインがこなければならないかを
表す行アドレスＡ１０−Ａ１９を記憶するように更新さ
れなければならなくなる。タッグメモリ１０１は、６４
のラインのそれぞれに対して１０ビットのアドレスを記
憶する非常に小さな６４０ビットのＳＲＡＭであること
を必要とするのみである。図６に示すように、タッグキ
ャッシュ１０１は、６ビットアドレス入力Ａ４−Ａ９
と、１０ビットデータ出力Ｑ０−Ｑ９と、１０ビットデ
ータ入力Ｄ０−Ｄ９とを有することが望ましい。この同
じタッグメモリ１０１は、４メガバイトメモリアレー１
０２を構成する３２のＣＤＲＡＭチップ４０の全てによ
り共用することができる。

【００２７】いずれかのＣＤＲＡＭチップ６０におい
て、ＣＡＳ／がＬレベルの間に、１，０２４ＳＲＡＭビ
ットのいずれも選択器６４又は６５の操作により読みだ
すことができる。これら選択器はアドレスＡ０−Ａ９に
より制御される。しかしながら、ビットの一つを読みだ
す前に、ラインアドレスＡ４−Ａ９は、タッグメモリ１
０１内の６４個の１０ビットメモリ ロケーションの一
つをアドレス指定するのに用いられねばならない。タッ
グメモリ１０１出力Ｑ０−Ｑ９は、比較器１０３によっ
て、アドレスラインＡ１０−Ａ１９の現在のアドレスと
比較される。これらが一致した場合、“ヒット”が登録
され、制御ロジックが３２ビットシステムデータバス上
へのＣＤＲＡＭチップ６０からの出力をイネーブル（Ｏ
Ｅ）とする信号を出力する。結局、これが非常に短い読
み出しアクセス時間をもたらす。

【００２８】タッグメモリ１０１の出力Ｑ０−Ｑ９がＡ
１０−Ａ１９上のアドレスと一致しなかったら、読み出
し“ミス”となる。ＳＲＡＭの内容は、ＳＲＡＭライン
がアクセスされミスを引き起こしたラインに再び割当ら
れる前に、以前にキャッシュされたＤＲＡＭのラインに
フラッシュされなければならない。そのラインで起こっ
た書き込みヒットのため、ＤＲＡＭにまだ反映されてい
ないＳＲＡＭライン上に新たなデータが存在することに
なるのでフラッシュが必要である。言い換えると、書き
込みは全てキャッシュされライトスルーではない。外部
の制御ロジック１０４は、ＣＡＳ／とＲＡＳ／をＨレベ
ルにし、タッグＭＵＸ１０５が行／列ＭＵＸ１０６に向
けられるべきタッグメモリ１０１出力を選択し、行／列
ＭＵＸ１０６がトグル（ｔｏｇｇｌｅ）され行を選択す
る。その後ＲＡＳ／がＬレベルになり、Ｑ０−Ｑ９のタ
ッグキャッシュ１０１出力で決定されるように、ＣＤＲ
ＡＭチップ６０の１，０２４ビット行が選択される。短
い時間の後、センスアンプ６２がその出力に選択された
行データを持つ。ＷＥ／が図４に示す論理に従いＬレベ
ルになり、ＣＡＳ／がＨレベルの時にＷ２をＨレベルに
する。ＳＲＡＭライン６３の論理は次のように、信号Ｗ
２がＨレベルになると、Ａ４−Ａ９で決定されるように
ＳＲＡＭライン６３がその１６ビットをセンスアンプ６
２の関連する１６ビットに書き込む。これは、次に、そ
のそれぞれのデータをＱ０−Ｑ９により選択される行の
ビットに書き込む。次に、ＲＡＳ／がＨレベルになり、
タッグＭＵＸ１０５が現在のＡ１０−Ａ１９を選択し、
行／列ＭＵＸ１０６へ行き、行／列ＭＵＸ１０６はトグ
ルされて行を選択する。その後、ＲＡＳ／が再びＬレベ
ルになり、ＣＤＲＡＭチップ６０の行がＡ１０−Ａ１９
により選択されセンスアンプ６２に与えられる。ＲＡＳ
／がＬレベルになった約２０ナノ秒後、ＣＡＳ／もＬレ
ベルになり、データの１６ビットをＡ４−Ａ９により決
定されるＳＲＡＭラインに転送する。最後に、所望のＣ
ＤＲＡＭチップ６０の出力が外部の３２ビットバス１０
７の１ビットとしてイネーブルとされる。この全てがお
およそ通常の２ＤＲＡＭサイクルで行われ、これは読み
出しヒットよりもかなり遅い。しかしながら、３２個の
チップが平行して動作し、ＳＲＡＭの６４バイトがＤＲ
ＡＭに書き込まれ、ＤＲＡＭの６４バイトがＳＲＡＭに
書き込まれる。従来技術のシステムでは、同じ転送を完
了するのに３２のＤＲＡＭサイクルを必要とするであろ
う。

【００２９】ＣＤＲＡＭチップ６０で、ＣＡＳ／がＬレ
ベルの間に、ライン選択器６４及び１６：１ライン選択
器６５で用いて１，０２４のＳＲＡＭビットのいずれも
書き込める。これら選択器はＭＡ０−ＭＡ９のアドレス
に応答する。これらのビットの一つを書き込む前に、ラ
インアドレスＡ４−Ａ９がタッグメモリ１０１へ送られ
なければならない。タッグメモリ１０１の出力Ｑ０−Ｑ
９が現在のアドレスＡ１０−Ａ１９と比較される。これ
らが一致したなら、これが書き込み“ヒット”であり、
これは制御ロジック１０４により検出され、Ｗ１をＨレ
ベルにするＷＥ／をＬレベルにし、これがトランジスタ
７８（図４）をターンオンする。トランジスタ９２（図
５）がターンオンし、トランジスタ９３がターンオフす
る。Ｄ１からＤ１６までのデータラインの一つのみが、
１６：１選択器６５により決定されるように低インピー
ダンスであり、これが、選択されたＳＲＡＭビットへ入
力データを書き込むラインになる。これは非常に短い書
き込みアクセス時間である。

【００３０】書き込みを試みるとき、タッグメモリ１０
１の出力Ｑ０−Ｑ９がＡ１０−Ａ１９と一致しないと、
これが書き込みミスである。ＳＲＡＭの内容は、ＳＲＡ
Ｍラインがアクセスされミスを引き起こしたラインに再
び割り当てられる前に、ＤＲＡＭの以前にキャッシュさ
れたラインへフラッシュされなければならない。（以前
にキャッシュされたラインは、キャッシュタッグ１０１
に記憶されているＡ１０−Ａ１９のモジュロアドレスに
より同定される）。書き込みミスのため、外部制御ロジ
ック１０４は次のように、ＣＡＳ／とＲＡＳ／をＨレベ
ルにし、タッグＭＵＸ１０５がタッグメモリ１０１の出
力を選択して行／列ＭＵＸ１０６へ行き、行／列ＭＵＸ
１０６はトグルされて行を選択する。タッグメモリ１０
１の出力は、ＳＲＡＭのフラッシュが以前にキャッシュ
されたラインへ送られるように行／列ＭＵＸ１０６へ行
かなければならない。Ａ１０−Ａ１９の現在のアドレス
は、古いラインが一度外れると、キャッシュの新たなラ
インを創造するのに用いられる。ＲＡＳ／はＬレベルに
なり、ＣＤＲＡＭチップ６０の１，０２４ビット行は、
タッグ出力Ｑ０−Ｑ９により決定されるように選択さ
れ、少しの時間の後にセンスアンプ６２がその出力に選
択された行データを持つ。図４に示すロジックに従いＷ
Ｅ／がＬレベルになり、これが、ＣＡＳ／がＨレベルの
ときにＷ２をＨレベルにする。Ｗ２がＨレベルになる
と、Ａ４−Ａ９により決定されるようにそれぞれのＳＲ
ＡＭライン６３がその１６ビットをセンスアンプ６２の
関連する１６−ビットに書き込み、それは次に、そのデ
ータをＱ０−Ｑ９により選択される行のビットに書き込
む。次に、ＲＡＳ／がＨレベルになり、タッグＭＵＸ１
０５が現在のＡ１０−Ａ１９を選択し、行／列ＭＵＸ１
０６へ行かせ、行／列ＭＵＸ１０６はトグルされて行を
選択する。ＲＡＳ／が再びＬレベルになり、ＣＤＲＡＭ
チップ６０の行がＡ１０−Ａ１９により選択されてセン
スアンプ６２に与えられる。ＲＡＳ／がＬレベルになっ
てから約２０秒後、ＣＡＳ／がＬレベルになり、データ
の１６ビットをＡ４−Ａ９により決定されるＳＲＡＭラ
インへ転送する。少しの待ち時間の後に、ＷＥ／信号が
Ｌレベルに駆動でき、データ入力がＡ０−Ａ９により選
択されたビットに書き込めるようになる。再び、これら
全てに約２ＤＲＡＭサイクルかかるが、６４バイトが２
回転送される。これは、３２個のＣＤＲＡＭチップが並
列に動作するからである。

【００３１】システム１００は、データキャッシュＳＲ
ＡＭの４，０９６バイト（１，０２４ワード×３２ビッ
ト）有し、６４バイトのラインを転送する。図２によれ
ば、このＣＤＲＡＭチップ６０を用いるシステムは、３
２，７６８バイトのデータキャッシュと４バイトのライ
ン幅とを有する従来技術のメモリシステムに等しいヒッ
トレシオを有することが期待できる。

【００３２】第２実施例 図７は、本発明の更に複雑な第２実施例である。１個で
１メガビット（１Ｍ×１）のＣＤＲＡＭチップ１２０
は、ＣＤＲＡＭチップ６０よりも８倍大きなＳＲＡＭ記
憶装置を有し、３倍のアドレス入力ライン（ＭＡ１０−
ＭＡ１２とラベルする）を有する。ＣＤＲＡＭチップ１
２０は、センスアンプ１２４とそのＩ／Ｏ回路との間
に、（８×１６）のＳＲＡＭビットの６４ブロック１２
２を有する。データ入力はバッファ１２８で受信されト
ランジスタ１２９を介して通される。ライン選択器１２
６は、ＳＲＡＭブロック１２２内で８つのラインのうち
どのラインをイネーブルとするかを選ぶ。それぞれのブ
ロック１２２は、それぞれ１６ビットの８つのラインへ
編成される。一つのブロック１２２と、一つのラインと
が一度に選択される。ブロック選択器１３０は、その出
力Ｂ１−Ｂ６４のうちのただ一つが一度にＨレベルにさ
れることを許容する。これは、６４のＳＲＡＭブロック
１２２の一つのみを選択するためにである。ブロック選
択器１３０への該入力は６つのアドレス入力Ａ４−Ａ９
から成る。ライン選択器１２６は、一度にＨレベルで、
その出力Ｌ１−Ｌ８の一つのみを持つ。ライン選択器１
２６への入力は３つのアドレス入力Ａ１０−Ａ１２から
なる。これは、５１２のライン（８×６４＝５１２）の
一つを選びだすため、ブロックの選択とラインの選択と
の結合を取る。選択されたラインの１６の出力は１６ビ
ットデータバス１３２と結合され、これは、１６：１選
択器１３４を通りＩ／Ｏ回路へ行く。選択器１３４は４
つの入力Ａ０−Ａ３上のアドレスにより操作される。１
６のデータラインの一つのみがＩ／Ｏ回路に結合され
る。

【００３３】例示的なＳＲＡＭブロック１２２の装備が
図８に詳細に示される。ここに示されているのは、ブロ
ック１２２に要求される論理動作の説明を助けるためだ
けのものである。これは：ＣＡＳＰがＨレベルになる
と、ライン選択器１２６で選択されたように選択され
た、８つのラインの内の１つへ１６個の関連するセンス
アンプ１２４からのデータを読み出し；Ｗ２がＨレベル
になると、８のラインの内の選択された１つラインから
１６個の関連するセンスアンプ１２４へデータを書き込
み；Ｗ１がＨレベルになると、データ入力バッファ１２
８から選択されたラインの１６ビットの１つへデータを
読みだす。

【００３４】図７において、３つのＡＮＤ−ゲート１３
６，１３７，１３８の組と、ワンショット１４０は特殊
な制御信号を発生する。ＡＮＤ−ゲート１３６は、ＣＡ
Ｓ／がＬレベルで，ＣＥがＨレベルであって、ＷＥ／が
ＬレベルになったときＷ１の正信号を発生する。ＡＮＤ
−ゲート１３７は、ＷＥ／がＨレベルで、ＣＥがＨレベ
ルで、ＯＥ／がＬレベルで、ＣＡＳ／がＬレベルのとき
トリステート状態出力バッファ１４２を活性化する。Ａ
ＮＤ−ゲート１３８は、ＣＡＳ／がＨレベルで、ＣＥが
Ｈレベルで、ＷＥ／がＬレベルになるとＷ２の正信号を
発生する。ワンショット１４０は、ＣＡＳ／がＬレベル
になるとき開始する正のパルスＣＡＳＰを発生し、約２
０ナノ秒続ける。Ｗ１は、選択されたＳＲＡＭラインの
選択されたビットへデータを書き込むのに用いられる。
Ｗ２は、その１６のセンスアンプ１２４への選択された
ＳＲＡＭライン上のデータを読みだすのに用いられる。
ＣＡＰＳは、選択されたＳＲＡＭラインへ１６のセンス
アンプ１２４を読みだすのに用いられる。

【００３５】１組の列アドレスバッファ１４４は、選択
器１２６，１３０及び１３４にアドレスを供給する。リ
フレッシュカウンタ１４６はＭＵＸ１４８の１ポートを
駆動する。ＭＵＸ１４８の出力は、クロック発生器１５
２からのクロックと共に、行アドレスバッファ１５０の
組への入力を形成する。行デコーダ１５４は、行アドレ
スバッファ１５０からコード化された行アドレスを受け
る。

【００３６】図８において、８つのゲート１６１−１６
６は全てのブロック１２２で共用される。ＡＮＤ−ゲー
ト１６３は８回繰り返される。ゲート１６７−１７０と
トランジスタ１８２−１８４とインバータ１７７とのネ
ットワークは、１６回繰り返される。クロス結合された
インバータ１７５，１７６と、抵抗器１８５と、アクセ
ストランジスタ１８０，１８１は、データの１ビットの
ためのＳＲＡＭ記憶装置セルを構成する。これらビット
は、それぞれのＳＲＡＭブロック１２２について１２８
回（８×１６＝１２８）繰返される。ノード１８６は、
８ビットのための共通の入力で、１６回繰返される。ノ
ード１８７は、８ビットのための共通の出力で、やはり
１６回繰返される。抵抗器１８５は、選択された時に、
ビットが簡単にＳＲＡＭセルに書き込めるように１００
キロオーム程度の大きな値である。８ビットのノード１
８７の出力は、チップからバス出力される前にインバー
タ１７７によってバッファされ、また，センスアンプ１
２４へ行く前にゲート１６８，１６９及び１７０によっ
てバッファされる。

【００３７】ＲＡＳ／の立下がりで、アドレスＡ０−Ａ
９は行アドレスバッファ１５０（図７）内にラッチさ
れ、これは行デコーダ１５４に接続される出力を有す
る。クロック発生器１５２により決定される少しの時間
の後に、行デコーダ１５４は、Ｈレベルになるその１，
０２４の出力の中の一つを持つ。選択された行に接続さ
れている１，０２４ビットの全てが、１，０２４のセン
スアンプ１２４に接続される。このセンスアンプ１２４
はビットの論理レベルを検出する。そこになんらかのチ
ャージリーケージがあったならば、それぞれのビットの
リフレッシュがなされる。センスアンプ１２４は、クロ
ック発生器１５２により供給されるタイミング信号を必
要とする。

【００３８】ＲＡＳ／がＬレベルになった約２０ナノ秒
後のＣＡＳ／の立下がりで、アドレス入力ＭＡ０−ＭＡ
１２が有効となりＡ０−Ａ１２に等しくなり、正のパル
スＣＡＰＳがワンショット１４０で発生される。図８に
おいて、これが、ＡＮＤ−ゲート１６２に正の出力を持
たせ、これが選択されたＳＲＡＭブロック１２２内の選
択されたラインに対するトランジスタ１８２をターンオ
ンさせる。この選択されたラインがそのトランジスタ１
８１をオンし、このラインが、選択されたラインのオー
バライトされた以前の内容でブロックの１６個の、関連
するセンスアンプ１２４の出力を読み出す。ＣＡＳＰ
は、通常約１０−２０ナノ秒の非常に短い時間継続し、
この間は、アドレス入力は安定に保たれる。この活動
が、従来技術のシステムのＤＲＡＭのラインからキャッ
シュへの転送を模擬している。図９に示すように、シス
テムは、並列に動作するそれぞれが１６ビットラインで
ある３２のＣＤＲＡＭ１２０を有する。そのため、６４
バイト（１６×３２／８＝６４）が転送される。

【００３９】図９のＣＤＲＡＭ１２０からなるシステム
２００を今参照する。１６ビットの選択されたラインが
センスアンプ１２４からブロック１２２のＳＲＡＭセル
へ転送されるとき、外部タッグメモリ２０１は、ライン
から来るアドレスを記憶するように更新されなければな
らない。図９に示すように、このタッグＳＲＡＭは５１
２ワード（２⁹ ＝５１２）をアドレス指定するアドレス
入力Ａ４−Ａ１２を有する。それぞれのワードが７ビッ
トのアドレスＡ１３−Ａ１９を記憶する。（５１７×
７）ＳＲＡＭは、ＣＤＲＡＭチップ６０に必要とされる
ものより大きい、しかしこれはなお非常に適切である。

【００４０】ＣＤＲＡＭチップ１２０において、ＣＳＡ
／がＬレベルの間に、どの８，１９２ＳＲＡＭデータビ
ット（８×１，０２４＝８，１９２）も、ブロック選択
器１３０、ライン選択器１２６及び１６：１選択器１３
４で読みだすことができる。これら選択器は、下位のア
ドレスビットＡ０−Ａ１２に応答する。しかし、ビット
の一つを読みだす前に、ラインアドレスＡ４−Ａ１２が
タッグメモリ２０１（図９）へ送られなければならな
い。タッグメモリ３０１の出力Ｑ０−Ｑ６は、比較器２
０３内で現在の上位アドレスビットＡ１３−Ａ１９と比
較される。これらが一致したら、これが読み出しの“ヒ
ット”で、制御ロジックは、３２ビットデータバスの１
ビット上へのＣＤＲＡＭチップ１２０からの出力イネー
ブルを出力する。これは非常に短い時間の読み出しアク
セス時間を引き起こす。

【００４１】タッグメモリ２０１の出力Ｑ０−Ｑ６がＡ
１３−Ａ１９に一致しないなら、これが読み出しミスで
ある。読み出しミスのため、外部制御ロジックは次のよ
うにする。ＣＡＳ／とＲＡＳをＨレベルにし、タッグＭ
ＵＸ２０５がタッグメモリ２０１出力を選択して行／列
ＭＵＸ１０６へ行かせ、行／列ＭＵＸ１０６はトグルさ
れて行を選択する。ＲＡＳ／がＬレベルになり、ＣＤＲ
ＡＭチップ１２０の１，０２４ビット行が、タッグ出力
Ｑ０−Ｑ６プラスＡ１０−Ａ１２で決定されるように選
択され、少しの時間の後、センスアンプ１２４は、その
出力に選択された行データを持つ。そこで、図７のロジ
ックに従いＷＥ／がＬレベルになり、ＣＡＳ／がＨレベ
ルのときＷ２をＨレベルにする。ＳＲＡＭブロック１２
２のロジックは次のようにする。Ｗ２がＨレベルになる
とき、Ａ４−Ａ１２で決定される選択されたＳＲＡＭラ
インが、その１６ビットをセンスアンプの関連する１６
−ビットに書き込み、これは、次に、そのデータをＱ０
−Ｑ６プラスＡ１０−Ａ１２により選択される行のビッ
トに書き込む。次に、ＲＡＳ／がＨレベルになり、タッ
グＭＵＸ２０５が現在のＡ１３−Ａ１９を選択して行／
列ＭＵＸ２０６へ行かせ、行／列ＭＵＸ２０６がトグル
されて行を選択する。そこで、ＲＡＳ／が再びＬレベル
になり、ＣＤＲＡＭチップ１２０の行がＡ１０−Ａ１９
で選択され、センスアンプ１２４に与えられる。ＲＡＳ
／がＬレベルになってから２０ナノ秒後に、ＣＡＳ／が
Ｌレベルになり、データの１６−ビットをＡ４−Ａ１２
により決定されるＳＲＡＭラインに転送し、最後に、所
望のＣＤＲＡＭチップ１２０の出力が３２ビット外部バ
ス上にイネーブルとされる。これら全てが、ほぼ通常の
２ＤＲＡＭサイクルで行われ、これは読み出しヒットよ
りもかなり遅い、しかしながら、ＳＲＡＭの６４バイト
がＤＲＡＭに書き込まれ、ＤＲＡＭの６４バイトがＳＲ
ＡＭへ書き込まれる。

【００４２】ＣＤＲＡＭチップ１２０において、ＣＡＳ
／がＬレベルの間に、どの８，１９２ＳＲＡＭビット
も、ブロック選択器１３０、ライン選択器１２６及び１
６：１選択器１３４での選択によって読みだすことがで
きる。これら選択器は、アドレスＡ０−Ａ１２によりト
グルされる。しかし、これらのビットの一つを書き込む
前に、再びラインアドレスＡ４−Ａ１２がタッグメモリ
２０１へ送られなければならない。タッグメモリ２０１
の出力Ｑ０−Ｑ６は、上位アドレスビットＡ１３−Ａ１
９と比較される。これらが一致したら、これが書き込み
の“ヒット”である。これは制御ロジックにより検出さ
れ、制御ロジックはＷＥ／をＬレベルにし、Ｗ１をＨレ
ベルにし、これは、図７のトランジスタ１２９をターン
オンする。選択されたラインのため、トランジスタ１８
３をターンオンし、図８のトランジスタ１８４をターン
オフする。Ｄ１からＤ１６までのデータラインの一つの
みが、１６：１選択器１３４で決定されるように、低イ
ンピーダンスであり、そしてこの入力データを選択され
たＳＲＡＭビットを書き込むラインにある。これは非常
に短い書き込みアクセス時間である。

【００４３】書き込みが試みられているときに、タッグ
メモリ２０１出力Ｑ０−Ｑ６がＡ１３−Ａ１９に一致し
ないなら、これが書き込みミスである。書き込みミスの
ため、外部制御１０４ロジックは次のようにする。ＣＡ
Ｓ／とＲＡＳをＨレベルにし、タッグＭＵＸ２０５がタ
ッグメモリ２０１の出力を選択し、行／列ＭＵＸ２０６
へ行き、行／列ＭＵＸ２０６はトグルされて行を選択す
る。ＲＡＳ／がＬレベルになり、ＣＤＲＡＭチップ１２
０の１，０２４ビット行が、タッグキャッシュ出力Ｑ０
−Ｑ６プラスＡ１０−Ａ１３で決定されて選択され、少
しの時間の後、センスアンプ１２４は、その出力に選択
された行データを持つ。図９のロジックに従いＷＥ／が
Ｌレベルになり、ＣＡＳ／がＨレベルのときＷ２をＨレ
ベルにする。Ｗ２がＨレベルになるとき、Ａ４−Ａ１２
で決定された、選択されたＳＲＡＭラインが、その１６
ビットをセンスアンプの関連する１６−ビットに書き込
み、次に、そのデータをＱ０−Ｑ６プラスＡ１０−Ａ１
３により選択された行のビットに書き込む。次に、ＲＡ
Ｓ／がＨレベルになり、タッグＭＵＸ２０５が現在のＡ
１３−Ａ１９を選択して行／列ＭＵＸ２０６へ行かせ、
行／列ＭＵＸ２０６がトグルされて行を選択する。そこ
で、ＲＡＳ／が再びＬレベルになり、ＣＤＲＡＭチップ
１２０の行がＡ１０−Ａ１９で選択され、センスアンプ
１２４に与えられる。ＲＡＳ／がＬレベルになってから
２０ナノ秒後に、ＣＡＳ／がＬレベルになり、データの
１６ビットをＡ４−Ａ１２により選択されたＳＲＡＭラ
インに転送し、最後に、少しの待ち時間の後に、ＷＥ／
信号がＬレベルに駆動され、データ入力が、Ａ０−Ａ１
２で選択されたビットに書き込まれる。再び、これら全
てがほぼ通常の２ＤＲＡＭサイクルで行われ、この中
で、６４バイトが２回転送される。

【００４４】以上記述されたＣＤＲＡＭチップ１２０の
システムは、データキャッシュＳＲＡＭの３２，７６８
バイト（８１９２ワード×３２ビット）を有する。それ
は６４バイトのラインを転送する。図２へ戻り、このシ
ステムは、２６２，１４４バイト（８×３２，７６８＝
２６２，１４４）のデータキャッシュと４バイトのライ
ン幅とを有する従来技術のメモリシステムに等しいヒッ
トレシオを有することができる。

【００４５】上記ＣＤＲＡＭ１２０のシステムは、ダイ
レクトマップとして知られているタイプのものである、
なぜなら、全てのラインアドレスＡ４−Ａ１２に対して
ただ一つのタッグアドレスが存在し、Ａ１３−Ａ１９は
タッグメモリ２０１に記憶されるからである。

【００４６】第３実施例 図１０は、本発明の第３実施例に係る４メガバイトメモ
リシステム２２０を示す。Ａ４−Ａ１１の全てのライン
アドレスが２つのタッグアドレスＡ１２−Ａ１９を有す
る。システム２２０は３２のＣＤＲＡＭ１２０からな
り、２ウエイセットの連想型である。システムは、シス
テム１００とほぼ同じ数のタッグＳＲＡＭビットを有す
るが、並列にアクセスされる２つの分離した（２５６×
８）タッグメモリ２２２と２２４が存在する。それぞれ
のＣＤＲＡＭチップ１２０上のデータキャッシュＳＲＡ
Ｍは、それぞれＡ４−Ａ１１でアドレス指定されるメモ
リの２バンクとして判断される。制御ロジック２２６か
ら供給されるビットにより選択される一方あるいは他方
のバンク、これは以上に記述されたその対応物により更
に複雑である。しかし、この方法で構成されたシステム
２２０は、ダイレクトマップドシステム、例えばシステ
ム１００やシステム２００よりもヒット率が高い。

【００４７】また、４ウエイ及び８ウエイセット連想シ
ステムを望むことができる。セット連想は、タッグメモ
リ、比較器、ＭＵＸ及び制御ロジックが全て単一あるい
は数個のチップに集積されるときに簡略化できることを
意図している。これは、従来技術の基準からタッグビッ
トの数が非常に適切なため実際的である。

【００４８】本発明が現在好適である実施例により記述
されたが、記述が限定を意味しないことは理解されるで
あろう。種々の改変及び変形が、以上の記述を読むこと
により当業者によって疑いなく明白になるであろう。従
って、同封の特許請求の範囲は、発明の真の精神及び範
囲内での改変及び変形を包含するように意図されてい
る。

【図面の簡単な説明】

【図１】従来の４メガバイトキャッシュ−ベースドシス
テムのブロック図。

【図２】ミスレシオに対するラインサイズのグラフを示
す図。

【図３】従来の１メガビットスタティックコラムＤＲＡ
Ｍチップのブロック図。

【図４】本発明の第１実施例に係るＣＤＲＡＭチップの
ブロック図。

【図５】図４のＣＤＲＡＭチップからの１６ビットＳＲ
ＡＭラインの回路図。

【図６】図４のＣＤＲＡＭチップからなる４メガバイト
キャッシュ−ベースドシステムのブロック図。

【図７】本発明の第２実施例に係るＣＤＲＡＭチップの
ブロック図。

【図８】図７のＣＤＲＡＭチップからの８×１６のＳＲ
ＡＭブロックの回路図。

【図９】図７のＣＤＲＡＭチップからなる４メガバイト
キャッシュ−ベースドシステムのブロック図。

【図１０】本発明の第３実施例に係る４メガバイトＣＤ
ＲＡＭに関連する２ウエイセットのブロック図。

【符号の説明】

１２ キャッシュデータ １４ キャッシュタッグ １６ 制御ロジック ２２ 比較器 ３２ 行アドレスバッファ ３６ クロック発生器 ４０ 列アドレスバッファ ５２ メモリアレー ６２ センスアンプ ６４ ライン選択器 ６５ １６：１選択器 ７７ メモリアレー １０１ キャッシュタッグ １０３ 比較器 １０４ 制御ロジック １５０ メモリアレー

Claims (18)

【特許請求の範囲】
1. 【請求項１】 第１アクセス速度を有する第１タイプの
   メモリセルの第１アレーと、該第１アレーはＭ×Ｎの大
   きさを有し、それぞれの大きさは１以上の整数であり、 第２アクセス速度を有する第２タイプのメモリセルの第
   ２アレーと、前記第２アクセス速度は前記第１速度より
   も早く、該第２アレーはＮ×Ｐの大きさを有し、該Ｐの
   大きさは１より少なくない整数であり、 第２アレーから第１アレーへＮビット数のデータを並列
   に書き込む第１転送手段と、 第１アレーから第２アレーへＮビット数のデータを並列
   に書き込む第２転送手段とを具備するメモリシステム。
2. 【請求項２】 請求項１のシステムであって、更に、 第２アレーに存在するＮビット幅データの複数のライン
   の同一性を記憶するキャッシュタッグ手段と；外部メモ
   リアクセスリクエストが該キャッシュタッグ手段に記憶
   されているデータのいずれかの前記ラインの同一性と一
   致するか否かを決定する比較手段であって、一致してい
   ることが見いだされたら“ヒット”信号を出す出力と、
   符号が見いだされなかったら“ミス”信号を出す出力と
   を持つ該比較手段と、を有することを特徴とするシステ
   ム。
3. 【請求項３】 請求項２のシステムであって、更に、 前記比較手段が“ミス”を出力したとき、第２転送手段
   の活性化に従う第１転送手段を活性化する制御手段を有
   することを特徴とするシステム。
4. 【請求項４】 請求項３のシステムにおいて、 該第１及び第２転送手段が、同じではない第１アレーの
   メモリセルのラインと相互に作用することを特徴とする
   システム。
5. 【請求項５】 請求項４のシステムにおいて、 前記第１転送手段が、前記キャッシュタッグ手段の以前
   に同一性が確認されたデータのラインをフラッシュし、 前記第２転送手段が、前記キャッシュタッグ手段の同一
   性が確認された後にデータのラインをフェッチすること
   を特徴とするシステム。
6. 【請求項６】 請求項１のシステムであって、更に、 外部メモリアクセスリクエストに応答してＮ個よりも少
   ないビットを転送するデータ選択手段を有することを特
   徴とするシステム。
7. 【請求項７】 請求項１のシステムにおいて、 前記第１アレー及び第２アレーと前記第１及び第２転送
   手段とが単一の半導体チップに同時に配置されることを
   特徴とするシステム。
8. 【請求項８】 請求項６のシステムにおいて、 整数Ｐが１と等しく；前記データ選択手段が、前記第２
   アレーのＮ個のデータラインビットのうちの１つを選択
   することを特徴とするシステム。
9. 【請求項９】 第１アクセス速度を有するＤＲＡＭメモ
   リセルの第１配列と、該第１配列はＭ×Ｎの大きさを有
   し、それぞれの大きさは１以上の整数であり、 第２アクセス速度を有するＳＲＡＭメモリセルの第２配
   列と、前記第２アクセス速度は第１アクセス速度よりも
   実質的に早く、該第２配列Ｎ×Ｐの大きさを有し、Ｐの
   大きさは１より少なくない整数であり、 前記第２配列から前記第１配列へＮビット数のデータを
   並列に書き込む第１転送手段であって、キャッシュタッ
   グ手段の以前に同一性が確認されたデータのラインをフ
   ラッシュする第１転送手段と、 前記第１配列から前記第２配列へＮビット数のデータを
   並列に書き込む第２転送手段と、前記第１及び第２転送
   手段は、同じではない前記第１配列のメモリセルのライ
   ンと相互に作用し、前記第２転送手段は前記キャッシュ
   タッグ手段の同一性が確認された後にデータのラインを
   フェッチし、 前記第２配列に存在するＮビット幅データの複数のライ
   ンの同一性を記憶するキャッシュタッグ手段と、 外部メモリアクセスリクエストが該キャッシュタッグ手
   段に記憶されているデータのいずれかの前記ラインの同
   一性と符号するか否かを決定する比較手段であって、一
   致していることが見いだされたら“ヒット”信号を出す
   出力と、一致が見いだされなかったら“ミス”信号を出
   す出力とを有する比較手段と、 前記比較手段が“ミス”を出力したとき、前記第２転送
   手段の活性化に従う前記第１転送手段を活性化する制御
   手段と、 外部メモリアクセスリクエストに応答してＮ個よりも少
   ないビットを転送するデータ選択手段とを有するキャッ
   シュメモリシステム。
10. 【請求項１０】 請求項９のシステムにおいて、 整数ＭおよびＮが共に２の累乗に等しいことを特徴とす
    るシステム。
11. 【請求項１１】 複数のメモリチップを有するメモリシ
    ステムであって、それぞれのチップが、 第１アクセス速度を有するダイナミックメモリセルの第
    １アレーと、該第１アレーは（Ｍビット行）×（Ｎビッ
    ト列）の大きさを有し、数Ｍ及びＮは正の整数であり；
    第２アクセス速度を有するスタティックメモリセルの第
    ２アレーと、前記第２アクセス速度は第１アクセス速度
    よりも実質的に早く、該第２アレーは（Ｐビット行）×
    （Ｎビット列）の大きさを有し、前記Ｐの数はＭの数よ
    りも小さい正の整数であり、 第２配列から第１配列へＫビット長のラインを並列に書
    き込む第１転送手段と、前記Ｋは整数で、Ｎビット列の
    アクセス列の一部であり、 第１配列から第２配列へＫビット長のラインを並列に書
    き込む第２転送手段とを有することを特徴とするメモリ
    システム。
12. 【請求項１２】 請求項１１のシステムであって、更
    に、 第２配列に複写されてあるＫビット幅のデータの複数の
    ラインの第１配列のソースアドレスを表すコードを記憶
    するキャッシュタッグ手段と、 外部メモリアクセスリクエストが該キャッシュタッグ手
    段に記憶されているデータのいずれかの前記ラインの前
    記アドレスコードと符号するか否かを決定する比較手段
    であって、符号していることが見いだされたら“ヒッ
    ト”信号を出す出力と、符号が見いだされなかったら
    “ミス”信号を出す出力とを持つ比較手段とを有するこ
    とを特徴とするシステム。
13. 【請求項１３】 請求項１２のシステムであって、更
    に、 該比較手段が“ミス”を出力したとき、第２転送手段の
    活性化に従う第１転送手段を活性化する制御手段を有す
    ることを特徴とするシステム。
14. 【請求項１４】 請求項１３のシステムにおいて、 第１及び第２転送手段が、該第１配列の異なる部分のコ
    ピーを表す第１配列のメモリセルのラインで動作するこ
    とを特徴とするシステム。
15. 【請求項１５】 請求項１４のシステムにおいて、 該第１転送手段が、第１配列の対応部分を更新されるよ
    うに、前記キャッシュタッグ手段の以前に同一性が確認
    されたデータのラインを書き込み、 該第２転送手段が、前記キャッシュタッグ手段のアドレ
    スコードにより同一性が確認された後に該第１配列の表
    されているデータのラインをコピーすることを特徴とす
    るシステム。
16. 【請求項１６】 請求項１１のシステムであって、更
    に、 外部メモリアクセスリクエストに応答し、Ｋの数により
    小さい少なくとも１ビットを転送するデータ選択手段を
    有することを特徴とするシステム。
17. 【請求項１７】 請求項１１のシステムにおいて、 第１及び第２配列と第１及び第２転送手段とが単一の半
    導体チップに同時に配置されることを特徴とするシステ
    ム。
18. 【請求項１８】 請求項１６のシステムにおいて、 整数Ｐが１と等しく、 データ選択手段が、該第２配列のＫ個のデータラインビ
    ットのうちの１つを選択することを特徴とするシステ
    ム。