JPH05211188A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05211188A JPH05211188A JP3318282A JP31828291A JPH05211188A JP H05211188 A JPH05211188 A JP H05211188A JP 3318282 A JP3318282 A JP 3318282A JP 31828291 A JP31828291 A JP 31828291A JP H05211188 A JPH05211188 A JP H05211188A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- wiring
- semiconductor device
- package base
- electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07541—Controlling the environment, e.g. atmosphere composition or temperature
- H10W72/07551—Controlling the environment, e.g. atmosphere composition or temperature characterised by changes in properties of the bond wires during the connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】デバイスの高速化にともない、各信号線から出
力される信号の遅延時間差が問題となるため、パッケー
ジ基体を通って外部リードに信号が出る時の遅延時間差
のないパッケージ構造を提供する。 【構成】半導体チップの電極から外部リードまでの配線
のうち少くとも信号線を構成する配線の配線路長が互い
に等しい構造とする。そのためにパッケージ基体の外形
形状と半導体チップの電極の配列が相似形をなして配列
されていると実現しやすい。 【効果】外部リードから出る各出力信号の遅延時間差が
ないためプリント基板の配線設計工数を削減できる。
力される信号の遅延時間差が問題となるため、パッケー
ジ基体を通って外部リードに信号が出る時の遅延時間差
のないパッケージ構造を提供する。 【構成】半導体チップの電極から外部リードまでの配線
のうち少くとも信号線を構成する配線の配線路長が互い
に等しい構造とする。そのためにパッケージ基体の外形
形状と半導体チップの電極の配列が相似形をなして配列
されていると実現しやすい。 【効果】外部リードから出る各出力信号の遅延時間差が
ないためプリント基板の配線設計工数を削減できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
高速半導体装置における配線構造に関する。
高速半導体装置における配線構造に関する。
【０００２】
【従来の技術】図３は従来の半導体装置の構造を示す平
面図であり、１は半導体チップ，２は半導体チップ１の
電極７と接続される金属配線，３はパッケージ基体，４
は外部リードをそれぞれ示す。５はパッケージ基体３の
配線を示し、外部リード４と金属配線２間を配線してい
る。例えば１ＧＨｚ以上で動作するような高速半導体装
置においては、パッケージ基体３の信号線とグランド線
とを交互に配置し、伝送線路を形成する場合もある。
面図であり、１は半導体チップ，２は半導体チップ１の
電極７と接続される金属配線，３はパッケージ基体，４
は外部リードをそれぞれ示す。５はパッケージ基体３の
配線を示し、外部リード４と金属配線２間を配線してい
る。例えば１ＧＨｚ以上で動作するような高速半導体装
置においては、パッケージ基体３の信号線とグランド線
とを交互に配置し、伝送線路を形成する場合もある。
【０００３】
【発明が解決しようとする課題】この従来の半導体装置
では、半導体チップ１上の電極７のピッチは１００μｍ
が可能であるのに対し、外部リード４のピッチは３００
μｍが限度であることから、パッケージ基体３のコーナ
ー部の配線５ａは中央部の配線５ｂに比べてその配線長
が長くならざるを得ない。一方、一般に誘電体中の信号
線路を信号が通る場合、その信号は伝播遅延を起こす。
伝播遅延は当然のことながら信号線路長に依存し、アル
ミナセラミックの場合１ｃｍの信号線路につき約０．１
ナノ秒の伝播遅延を起こす。伝播遅延は金属配線２ａ，
２ｂについても同様である。従って、図３に示す従来の
半導体装置では、多数の出力信号を同時動作させた場
合、金属配線２ａを配線５ａからなる信号線と金属配線
２ｂと配線５ｂとからなる信号線とではその信号線路長
が異なるため、出力される信号に時間的ズレを生じる。
従って、その半導体装置から出力される信号が他の半導
体装置に入力される場合、一つのクロック内に全信号が
入力されず、システムが正常に動作しない問題点があっ
た。この問題を防ぐため、プリント基板の配線による伝
播遅延時間で調整する方法もあるが、半導体装置の各信
号線毎に異なる伝播遅延時間をプリント基板の配線設計
時に考慮しなければならず、プリント基板の配線設計の
自由度がなくなったり、設計工数が増大するという問題
点があった。このような問題は半導体装置が高速になれ
ばなるほど顕著になってきた。
では、半導体チップ１上の電極７のピッチは１００μｍ
が可能であるのに対し、外部リード４のピッチは３００
μｍが限度であることから、パッケージ基体３のコーナ
ー部の配線５ａは中央部の配線５ｂに比べてその配線長
が長くならざるを得ない。一方、一般に誘電体中の信号
線路を信号が通る場合、その信号は伝播遅延を起こす。
伝播遅延は当然のことながら信号線路長に依存し、アル
ミナセラミックの場合１ｃｍの信号線路につき約０．１
ナノ秒の伝播遅延を起こす。伝播遅延は金属配線２ａ，
２ｂについても同様である。従って、図３に示す従来の
半導体装置では、多数の出力信号を同時動作させた場
合、金属配線２ａを配線５ａからなる信号線と金属配線
２ｂと配線５ｂとからなる信号線とではその信号線路長
が異なるため、出力される信号に時間的ズレを生じる。
従って、その半導体装置から出力される信号が他の半導
体装置に入力される場合、一つのクロック内に全信号が
入力されず、システムが正常に動作しない問題点があっ
た。この問題を防ぐため、プリント基板の配線による伝
播遅延時間で調整する方法もあるが、半導体装置の各信
号線毎に異なる伝播遅延時間をプリント基板の配線設計
時に考慮しなければならず、プリント基板の配線設計の
自由度がなくなったり、設計工数が増大するという問題
点があった。このような問題は半導体装置が高速になれ
ばなるほど顕著になってきた。
【０００４】
【課題を解決するための手段】本発明の半導体装置は、
半導体チップの電極から外部リードまでの配線のうち、
少くとも信号線を構成する配線の配線路長が互いに等し
いことを特徴とする。
半導体チップの電極から外部リードまでの配線のうち、
少くとも信号線を構成する配線の配線路長が互いに等し
いことを特徴とする。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例を示す平面図である。ま
ず、パッケージ基体３を円形にし、配線５ａ，５ｂ，…
はパッケージ基体３の中心から放射状に配線されてい
る。従って配線５ａ，５ｂ，…，の配線路長は互いに等
しくなる。次に半導体チップ１上の電極７は、半導体チ
ップ１の中心から円状に配置されている。従って金属配
線２ａ，２ｂ，…，の配線路長は互いに等しくなる。結
局、このような構造をとることにより、半導体チップ１
上の電極７から外部リード４までの配線路長は互いに等
しくなり、各信号線での出力信号の時間差はなくなる。
る。図１は本発明の一実施例を示す平面図である。ま
ず、パッケージ基体３を円形にし、配線５ａ，５ｂ，…
はパッケージ基体３の中心から放射状に配線されてい
る。従って配線５ａ，５ｂ，…，の配線路長は互いに等
しくなる。次に半導体チップ１上の電極７は、半導体チ
ップ１の中心から円状に配置されている。従って金属配
線２ａ，２ｂ，…，の配線路長は互いに等しくなる。結
局、このような構造をとることにより、半導体チップ１
上の電極７から外部リード４までの配線路長は互いに等
しくなり、各信号線での出力信号の時間差はなくなる。
【０００６】図２は本発明の他の実施例を示す平面図で
ある。本実施例は半導体チップ１の形状が長方形の場合
の実施例であり、パッケージ基体３を楕円状とし、半導
体チップ１上の電極７をパッケージ基体３の形状に合わ
せて楕円形状に配置し、金属配線２ａ，２ｂ，…，によ
って配線されている。このような形状にすることによ
り、第１の実施例と同様、半導体チップ１上の電極７か
ら外部リード４までの配線路長は互いに等しくなり各信
号線での出力信号の時間差はなくなる。
ある。本実施例は半導体チップ１の形状が長方形の場合
の実施例であり、パッケージ基体３を楕円状とし、半導
体チップ１上の電極７をパッケージ基体３の形状に合わ
せて楕円形状に配置し、金属配線２ａ，２ｂ，…，によ
って配線されている。このような形状にすることによ
り、第１の実施例と同様、半導体チップ１上の電極７か
ら外部リード４までの配線路長は互いに等しくなり各信
号線での出力信号の時間差はなくなる。
【０００７】以上の実施例において、金属配線２ａ，２
ｂ，…はＡｌ又はＡｕ細線を使う場合が普通であるが、
ＴＡＢであってもよい。また、パッケージ基体３の配線
５ａ，５ｂ，…，は伝送線路を形成していてもよい。
ｂ，…はＡｌ又はＡｕ細線を使う場合が普通であるが、
ＴＡＢであってもよい。また、パッケージ基体３の配線
５ａ，５ｂ，…，は伝送線路を形成していてもよい。
【０００８】
【発明の効果】以上説明したように、本発明は半導体チ
ップの電極から外部リードまでの配線路長を互いに等し
くしたことにより、各信号線での出力信号の時間差はな
くなる。従って、プリント基板の配線設計時にパッケー
ジ基体での伝搬遅延時間差を考慮しなくてもいいため、
設計工数を削減できる効果を有する。
ップの電極から外部リードまでの配線路長を互いに等し
くしたことにより、各信号線での出力信号の時間差はな
くなる。従って、プリント基板の配線設計時にパッケー
ジ基体での伝搬遅延時間差を考慮しなくてもいいため、
設計工数を削減できる効果を有する。
【図１】本発明の一実施例の平面図。
【図２】本発明の第２の実施例を示す平面図。
【図３】従来の半導体装置を示す平面図。
１ 半導体チップ ２，２ａ，２ｂ 金属配線 ３ パッケージ基体 ４ 外部リード ５，５ａ，５ｂ 配線 ７ 電極
Claims (2)
- 【請求項１】 少くとも半導体チップと、該半導体チッ
プの電極と接続される金属配線と、該金属配線と接続さ
れ該半導体チップが搭載されるパッケージ基体と、外部
リードとを有する半導体装置において、該半導体チップ
の電極から該外部リードまでの配線のうち少くとも信号
線を構成する配線の配線路長が互いに等しいことを特徴
とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、半
導体チップ上の電極の配列が、該半導体チップが搭載さ
れるパッケージ基体の外形形状と相似形をなして配列さ
れていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3318282A JPH05211188A (ja) | 1991-12-03 | 1991-12-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3318282A JPH05211188A (ja) | 1991-12-03 | 1991-12-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211188A true JPH05211188A (ja) | 1993-08-20 |
Family
ID=18097467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3318282A Withdrawn JPH05211188A (ja) | 1991-12-03 | 1991-12-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05211188A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001094032A (ja) * | 1999-09-21 | 2001-04-06 | Matsushita Electronics Industry Corp | 半導体装置 |
| CN1068457C (zh) * | 1995-07-28 | 2001-07-11 | Lg半导体株式会社 | 隐埋引线式芯片封装 |
-
1991
- 1991-12-03 JP JP3318282A patent/JPH05211188A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1068457C (zh) * | 1995-07-28 | 2001-07-11 | Lg半导体株式会社 | 隐埋引线式芯片封装 |
| JP2001094032A (ja) * | 1999-09-21 | 2001-04-06 | Matsushita Electronics Industry Corp | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4006447B2 (ja) | 半導体装置およびプリント回路板 | |
| EP2669944A2 (en) | Semiconductor package and stacked semiconductor package | |
| JPH06334104A (ja) | 等長等負荷バス配線 | |
| JPS61117858A (ja) | 半導体装置 | |
| US6204555B1 (en) | Microwave-frequency hybrid integrated circuit | |
| KR950014677B1 (ko) | Ic 실장장치 | |
| US20020153619A1 (en) | Semiconductor chip having pads with plural junctions for different assembly methods | |
| JPH05211188A (ja) | 半導体装置 | |
| JP2001177046A (ja) | 半導体装置およびその製造方法 | |
| US6509628B2 (en) | IC chip | |
| JPH067551B2 (ja) | 半導体装置 | |
| JPH08274127A (ja) | 半導体装置 | |
| JPH065665A (ja) | Ｉｃチップの側面に電極を形成する方法及びマルチｉｃチップ | |
| JP2000269339A (ja) | 半導体集積回路装置とその配線配置方法 | |
| JPS6079763A (ja) | 半導体装置 | |
| JPH03225932A (ja) | Ｉｃチップ | |
| JP2677087B2 (ja) | 半導体集積回路 | |
| JPS595640A (ja) | 半導体装置 | |
| JPS63257306A (ja) | 半導体集積回路パツケ−ジ | |
| JPH07114217B2 (ja) | テープキャリア方式の半導体装置 | |
| KR940008644Y1 (ko) | 시스템 보드 레벨 패키지 | |
| JP2004022907A (ja) | 半導体装置及びその製造方法 | |
| JPS58199552A (ja) | 集積回路モジュール | |
| JPS63302531A (ja) | 半導体集積回路装置 | |
| JPS5823754B2 (ja) | 半導体集積回路用配線基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |