JPH0521376A

JPH0521376A - 半導体装置の製造方法

Info

Publication number: JPH0521376A
Application number: JP31697691A
Authority: JP
Inventors: Kojiro Yuzuriha; 幸二郎杠
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-12-05
Filing date: 1991-11-29
Publication date: 1993-01-29

Abstract

(57)【要約】【目的】微細化が可能で、より高集積化された半導体
装置を得ることを目的とする。【構成】半導体基板の主表面に導電層を形成する工程
と、上記半導体基板の主表面に、上記導電層をほかの導
電層から分離するための分離酸化膜を形成する工程と、
前記分離酸化膜を含む上記半導体基板の上に層間絶縁膜
を形成する工程と、上記層間絶縁膜をマスクを用いて選
択的にエッチングし、それによって、上記導電層の表面
の一部を露出させる接続孔を形成する工程と、上記接続
孔を介して上記導電層と電気的接続をとるための配線層
を、上記半導体基板の上に形成する工程と、を備える。
上記層間絶縁膜のエッチングに先立ち、上記マスクがず
れた場合にも上記エッチング時に上記分離酸化膜がエッ
チングされないように上記分離酸化膜の上に該分離酸化
膜を保護するための保護膜を形成することを特徴とす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に半導体装置の製
造方法に関するものであり、より特定的には、微細化が
可能であり、集積度の向上ができ、さらにプロセスの簡
略化を図ることができるように改良された、半導体装置
の製造方法に関するものである。

【０００２】

【従来の技術】図１１〜図１５は、従来の半導体装置の
製造における、層間絶縁膜にコンタクトを開孔し、さら
にアルミニウム配線を形成する工程を断面図で表わした
ものである。

【０００３】図１１を参照して、シリコン基板の主表面
にｐ型導電層１を形成する。ｐ型導電層１の主表面に、
能動素子の分離を行なうための、ｐ型アイソレーション
２と分離酸化膜３（シリコン熱酸化膜）とを形成する。
分離酸化膜３はＬＯＣＯＳ法により形成される。その
後、ｎ型不純物、たとえば砒素イオンを６０ＫｅＶのエ
ネルギで、２×１０¹⁵ｃｍ^-2の量をイオン注入する。そ
の後、９００℃で、酸素雰囲気中で、３０分の熱処理を
施す。これによって、ｐ型導電層１の主表面に、ｎ型拡
散層４が形成される。

【０００４】図１２を参照して、分離酸化膜３を含む半
導体基板の上に、減圧下において、化学気相成長法（Ｃ
ＶＤ法）により、層間絶縁膜５（シリコン酸化膜）を、
たとえば２５０ｎｍ堆積する。層間絶縁膜５の上にフォ
トレジスト膜９を形成し、このフォトレジスト膜９中
に、後に形成すべきコンタクトホールの相当部分に、開
孔部９ａを周知のフォトリソグラフィ法より、形成す
る。

【０００５】図１３を参照して、フォトレジスト膜９を
マスクにして、フレオン系のガスたとえば三フッ化メタ
ンを用いて、層間絶縁膜５を膜厚に対して約４０％オー
バーエッチングする。オーバーエッチングを行なう理由
は次のとおりである。すなわち、ＣＶＤ法により形成し
た層間絶縁膜５の膜厚には、約１０％程度の変動があ
り、また、フレオン系のガスを使ったエッチング自体に
も、約１０％程度の面内不均一性があり、さらに、層間
絶縁膜５の膜質によるエッチング速度の不均一性がある
ためである。また、エッチング装置自体の、処理ごとの
エッチング速度の不均一性を考慮する必要があるためで
ある。

【０００６】このオーバーエッチングにより、層間絶縁
膜５中に、コンタクトホール１０が形成される。コンタ
クトホール１０を形成した後、コンタクトホール１０内
に、ｎ型不純物イオンたとえば熱拡散係数の大きいリン
イオンを、１×１０¹⁴ｃｍ^-2注入する。

【０００７】図１４を参照して、フォトレジスト膜９を
除去した後、９００℃、窒素雰囲気中で、２０分の熱処
理を行なう。これにより、先に注入したリンイオンが活
性化され、拡散して、第２のｎ型不純物拡散層１３がｐ
型導電層１内に形成される。第２のｎ型不純物拡散層１
３を形成する理由については、後述する。

【０００８】図１５を参照して、シリコン基板の上全面
に、アルミニウムに少量のシリコンが混じった合金を、
たとえばスパッタ法により、１μｍの厚さに堆積する。
その後、フォトリソグラフィ法により、これを選択的に
エッチングし、コンタクトホール１０を介してｎ型拡散
層４に電気的接続されたアルミニウム配線層１１を形成
する。

【０００９】図１６は、上述のようにして作成された半
導体装置の、平面図である。図１２、図１３および図１
６を参照して、図中Ａ−Ａ間の距離ｌは、コンタクトホ
ール１０の側壁と分離酸化膜３の端部との間の距離であ
る。

【００１０】フォトリソグラフィ法による重ね合せ精度
を考慮して、Ａ−Ａの距離ｌは、約０．２μｍにされ
る。

【００１１】

【発明が解決しようとする課題】次に、半導体装置の従
来の製造方法の問題点について説明する。

【００１２】図１７は、図１２および図１３におけるＡ
−Ａの設定を０μｍとし、重ね合せずれが発生した場合
の問題点を指摘した図である。図１７を参照して、フォ
トリソグラフィ法において、０．２μｍの重ね合せずれ
が発生した場合、コンタクトホール１０の形成におい
て、層間絶縁膜５に４０％のオーバーエッチング（シリ
コン酸化膜に対するエッチング速度が５０ｎｍ／分であ
る三フッ化メタンを用いて行なう）を施すと、分離酸化
膜３が厚み方向に約１００ｎｍエッチングされ、コンタ
クトホール１０内にｐ型アイソレーション層２の一部が
露出してしまう（１０ｃは露出部を示している）。その
結果、接合リークおよび接合耐圧の不良が生じるという
問題点があった。

【００１３】ところが、既述したように、図１４および
図１８を参照して、第２のｎ型不純物拡散層１３をつく
った場合、フォトリソグラフィ工程の段階で、ｐ型アイ
ソレーション層２はコンタクトホール１０に露出しな
い。かかる場合、アルミニウム配線層１１を形成して
も、接合リークや接合耐圧の問題点は生じない。

【００１４】しかしながら、この場合、実行的な素子分
離間隔は、ｎ型不純物拡散層４，４間の距離Ｂ−Ｂでは
なく、第２のｎ型不純物拡散層１３の端部とｎ型不純物
拡散層４の端部との間の距離Ｃ−Ｃである。したがっ
て、Ｂ−Ｂの距離が０．８μｍで素子分離能力が十分あ
った場合において、コンタクトホール１０が０．２μｍ
ずれて形成された場合、分離酸化膜３もエッチングされ
る結果、実行分離幅Ｃ−Ｃが０．６μｍになり、素子分
離が不可能になることがある。

【００１５】以上のように、従来の方法では、図１３を
参照して、コンタクトホール１０の側壁と分離酸化膜３
の端部との間の距離Ａ−Ａを小さくできない。その結
果、半導体装置を微細化できず、集積度の向上が期待で
きないという問題点があった。また、異常な接合リーク
や接合耐圧不良を防ぐために、図１３に示すイオン注入
の工程や、図１４に示す９００℃での熱処理工程が必要
となり、製造工程が複雑になるという問題点があった。
さらには、微細ゲート長のＭＯＳ型トランジスタで構成
された半導体装置の製造に対しては、熱処理低減化によ
るマージン拡大ができないという問題点があった。

【００１６】この発明は、上記のような問題点を解決す
るためになされたもので、微細化が可能であり、集積度
が向上でき、さらにプロセスの簡略化を図ることができ
るように改良された、半導体装置の製造方法を提供する
ことを目的とする。

【００１７】

【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、半導体基板の主表面に導電層を形成す
る工程と、上記半導体基板の主表面に、上記導電層を他
の導電層から分離するための分離酸化膜を形成する工程
と、上記分離酸化膜を含む上記半導体基板の上に層間絶
縁膜を形成する工程と、上記層間絶縁膜をマスクを用い
て選択的にエッチング、それによって、上記導電層の表
面の一部を露出させる接続孔を形成する工程と、上記接
続孔を通して上記導電層と電気的接続をとるための配線
層を、上記半導体基板の上に形成する工程と、を備え
る。そして、上記問題点を解決するために、上記層間絶
縁膜のエッチングに先立ち、上記マスクがずれた場合に
も上記エッチング時に上記分離酸化膜がエッチングされ
ないように、上記分離酸化膜の上に該分離酸化膜を保護
するための保護膜を形成することを特徴とする。

【００１８】

【作用】本発明に係る半導体装置の製造方法によれば、
層間絶縁膜のエッチングに先立ち、マスクがずれた場合
にもエッチング時に分離酸化膜がエッチングされないよ
うに、分離酸化膜の上に分離酸化膜を保護するための保
護膜を形成するので、コンタクトホールの側壁と、分離
酸化膜の端部との距離を近づけても、コンタクトホール
形成時に分離酸化膜がエッチングされることはない。

【００１９】

【実施例】以下、この発明の一実施例を図について説明
する。

【００２０】図１〜図５は、この発明の一実施例に係
る、半導体装置の製造方法の工程図であり、断面図で表
わされている。

【００２１】図１を参照して、シリコン基板中にｐ型導
電層１を形成する。ｐ型導電層１の主表面に、能動素子
の分離を行なうための、ｐ型アイソレーション層２と、
分離酸化膜３（シリコン熱酸化膜）とを、ＬＯＣＯＳ法
により形成する。その後、ｎ型不純物、たとえば砒素イ
オンを６０ＫｅＶのエネルギで２×１０¹⁵ｃｍ^-2の量を
イオン注入した後、９００℃酸素雰囲気中で、３０分の
熱処理を施す。これによって、ｐ型導電層１の主表面
に、ｎ型拡散層４が形成される。分離酸化膜３を含むシ
リコン基板の上に、層間絶縁膜５として、シリコン酸化
膜を、たとえば減圧ＣＶＤ法により、１００ｎｍ堆積す
る。

【００２２】図２を参照して、層間絶縁膜５の上に、た
とえば減圧ＣＶＤ法により、多結晶シリコン膜６を、２
００ｎｍ堆積する。多結晶シリコン膜６の上全面に、フ
ォトレジスト膜７を形成する。フォトレジスト７を、フ
ォトリソグラフィ法により、残留パターンが分離酸化膜
２の上部分を覆って残るように、パターニングする。

【００２３】図２および図３を参照して、多結晶シリコ
ン膜６を、フォトレジスト膜７をマスクにして、フレオ
ン系のガス、たとえば四フッ化炭素と酸素の混合ガスを
用いて、選択的にエッチングする。これによって、多結
晶シリコンからなり、分離酸化膜の上部分を覆って、後
工程のエッチングから分離酸化膜３を保護する保護膜６
ａが形成される。

【００２４】図３を参照して、保護膜６ａを覆うよう
に、層間絶縁膜５の上に絶縁層であるシリコン酸化膜８
を、たとえば減圧ＣＶＤ法により、１５０ｎｍ堆積す
る。シリコン酸化膜８の上に、フォトレジスト膜９を形
成する。フォトレジスト膜９を、コンタクトホールを形
成すべき部分に開口部ができるように、フォトリソグラ
フィ法により、パターニングする。

【００２５】図３および図４を参照して、フォトレジス
ト膜９をマスクにして、フレオン系のガス、たとえば三
フッ化メタンを用いて、シリコン酸化膜８（これも、層
間絶縁膜の一部である）と層間絶縁膜５を同時に、垂直
にエッチングする。この垂直エッチングによって、コン
タクトホール１０が形成される。コンタクトホール１０
は、ｎ型拡散層４の表面の一部を露出させる開孔部分１
０ｂと、保護膜６ａの表面の一部を露出させる開孔部分
１０ａとからなる。三フッ化メタンを用いたエッチング
において、そのガス流量、エッチングパワーを最適化す
ることにより、シリコン酸化膜と多結晶シリコン膜のエ
ッチング選択比を１５以上にすることが可能である。そ
のため、上記垂直エッチング時において、保護膜６ａが
分離酸化膜３をエッチングから保護するように働き、分
離酸化膜３はエッチングされない。

【００２６】図５を参照して、ｎ型拡散層４と他の導電
層とを接続するための、たとえばアルミニウムにシリコ
ンを添加した合金をスパッタ法により、基板の表面全面
に厚さ１μｍ堆積する。フォトリソグラフィ法により、
所望のレジストを形成し、この合金を塩素系ガスで選択
的にエッチングすることにより、アルミ配線層１１を形
成する。図６は、得られた半導体装置の平面図である。
相当する部分には、同一の参照番号を付し、その説明を
省略する。

【００２７】以上のように、本実施例においては、図４
を参照して、保護膜６ａが、分離酸化膜３の上部分を覆
っているので、マスクずれを起こして、コンタクトホー
ル１０がずれて形成されても、分離酸化膜３はエッチン
グされない。その結果、従来のように、素子分離の幅
が、コンタクトホール１０の開孔の際に実質的に狭くな
ることがないため、素子間分離ができなくなるという現
象は生じない。

【００２８】また、図４を参照して、コンタクトホール
１０が、分離酸化膜３の下のｐ型アイソレーション層２
を露出させることがないので、コンタクトホール１０内
にｎ型不純物を注入するという工程を導入しなくても、
シリコン基板のｐ型導電層１との間の異常なリーク発生
および接合耐圧の低下を防ぐことが可能となる。

【００２９】なお、上記実施例では、保護膜６ａとし
て、不純物が添加されていない多結晶シリコン層を例示
したが、この発明はこれに限られない。すなわち、不純
物としてリンが添加された多結晶シリコン膜、いわゆる
リンドープト多結晶シリコン膜であってもよい。また、
膜の形成後に、リンが添加された、いわゆるリンデポ多
結晶シリコン膜であってもよい。さらには、膜の形成後
に、砒素イオンを、たとえば５０ＫｅＶのエネルギで、
２×１０¹⁵ｃｍ^-2の量で注入した後、９００℃で２０分
間熱処理することにより、導電性を与えた多結晶シリコ
ン膜であってもよい。また、多結晶シリコン膜に限ら
ず、タングステンシリサイド膜あるいはモリブデンシリ
サイド膜等の高融点金属膜、または高融点金属膜と多結
晶シリコン膜との複合膜よりなるいわゆるポリサイド構
造の膜であってもよい。さらに、コンタクトのエッチン
グの際、耐性のある膜としてシリコン窒化膜を使っても
同様の効果を奏する。たとえば三フッ化メタンを用いた
エッチングにおいては、そのガス流量、エッチングパワ
ーを最適化することにより、エッチング選択比（シリコ
ン酸化膜に対して）を、タングステンシリサイド膜で２
０：１、シリコン窒化膜で５：１にすることが可能であ
る。

【００３０】なお、上記実施例では、図５および図６を
参照して、保護膜６ａを分離酸化膜３の上全体を覆うよ
うに形成する場合を例示したが、図７のように、分離酸
化膜３を一部だけ覆うように構成してもよい。なお、図
７において、相当する部分には同一の参照番号を付し、
その説明を省略する。

【００３１】図８は、本発明の他の実施例に係る、半導
体装置の平面図である。図６に示す実施例においては、
保護膜６ａは電気的にフローティングになっていた。そ
れゆえ、コンタクトホール１０の、ｎ型拡散層４上の開
孔部分１０ｂだけが、次の配線層との接続に関与してい
た。これに対して、図８に示す実施例においては、別
途、ｎ型拡散層４の上に設けたダイレクトコンタクトホ
ール１２を介し、保護膜６ａがｎ型拡散層４と接続され
ている。このため、コンタクトホール１０のうち、保護
膜６ａ上の開孔部分１０ａも次のアルミニウム配線層と
の接続に関与する。そのため、アルミニウム配線層とｎ
型拡散層４との接続が、より低抵抗に行なわれる。

【００３２】図９および図１０は、図８におけるＩＸ−
ＩＸ線に沿う断面図であり、この部分における製造方法
を示したものである。シリコン基板の上に、ｐ型導電層
１を形成する。ｐ型導電層１の主表面に、ｎ型拡散層
４、ｐ型アイソレーション層２および分離酸化膜３を形
成する。分離酸化膜３を含む基板の上に層間絶縁膜５を
形成する。層間絶縁膜５の上に、所望の部分に開口部を
有するフォトレジスト膜膜３０を形成する。フォトレジ
スト膜３０をマスクにして、たとえば、三フッ化メタン
を用いて、層間絶縁膜５を選択的にエッチングし、ダイ
レクトコンタクトホール１２を開孔する。

【００３３】図９および図１０を参照して、フォトレジ
スト膜３０を除去した後、多結晶シリコン膜を全面に堆
積し、これをフォトリソグラフィ法およびフレオン系の
ガスを用いて選択的にエッチングすることにより、保護
膜６ａの延長部分である多結晶シリコン膜６ｂを形成す
る。次に、全面にシリコン酸化膜８を形成する。次に所
定の工程を経ると、図８に示す半導体装置が得られる。

【００３４】なお、上記実施例では、ｎ型拡散層に、コ
ンタクトホールを介して、アルミニウム配線を接続する
場合を例示したが、この発明はこれに限られるものでな
く、アルミニウム配線以外に、多結晶シリコン、高融点
金属、高融点金属ポリサイドも配線として使用できる。

【００３５】また、上記実施例では、シリコン基板中の
ｐ型導電層内に形成したｎ型不純物層の上に、コンタク
トホールを開孔する場合を例示したが、この発明はこれ
に限られるものでなく、シリコン基板中のｎ型導電層内
に形成したｐ型不純物層の上にコンタクトホールを形成
する場合にも、本発明を適用することができる。

【００３６】図１９は、この発明のさらに他の実施例に
係る半導体装置の平面図である。図１９を参照して、こ
の実施例では、ダイレクトコンタクトホール１２が分離
酸化膜３をエッチングしないような保護膜６が、ＭＯＳ
型トランジスタのゲート電極として使われている。

【００３７】分離酸化膜３によって分離されたＰ型導電
層１の主表面に、たとえば２０ｎｍの厚さのゲート酸化
膜を形成した後、たとえば２００ｎｍの厚さの多結晶シ
リコン膜によりＭＯＳ型トランジスタのゲート電極６を
フォトリソグラフィ法およびドライエッチング法により
形成する。その後、たとえばヒ素イオンを４×１０¹⁵ｃ
ｍ^-2注入した後、９５０℃、３０分の熱処理を行なうこ
とにより、ソース・ドレイン領域１４を形成する。これ
によって、ｎチャネルＭＯＳ型トランジスタが形成され
る。

【００３８】次に、このＭＯＳ型トランジスタのゲート
電極６と他の拡散層１５を接続するためのダイレクトコ
ンタクトホール１２を、これら２つにまたがって開孔す
る。その後、たとえば第２の多結晶シリコン膜１６によ
って、この２つを接続する。この際、ダイレクトコンタ
クトホール１２の近くに分離酸化膜３があり、重ね合せ
ずれあるいはプロセス上のばらつきにより、拡散層１５
と別の拡散層の素子分離特性を劣化させる恐れがある。
そこで、ゲート電極６の一部６ａを図のように変形させ
ることによって、ダイレクトコンタクトホール１２が分
離酸化膜３ａをエッチングするのを防ぐ。

【００３９】なお、この例のように、ゲート電極６と拡
散層１５の両方にまたがって開孔されるダイレクトコン
タクトホール１２を、シェアード型ダイレクトコンタク
トホールと呼んでいる。

【００４０】図２０は、本発明のさらに他の実施例に係
る半導体装置の平面図である。図２０を参照して、シェ
アード型ダイレクトコンタクトホール１２により拡散層
１５とＭＯＳ型トランジスタのソース・ドレイン領域１
４の分離特性の劣化が予測される場合は、多結晶シリコ
ンによって形成されているゲート電極６の、ダイレクト
コンタクトホール１２が開孔される近傍の部分６ａを、
分離酸化膜３に沿って図のように変形する。

【００４１】なお、図１９および図２０に示す例では、
ダイレクトコンタクトホールがＭＯＳ型トランジスタの
ゲート電極と拡散層を同時に露出するように開孔され、
多結晶シリコンによって接続される例を示したが、コン
タクトホールを開孔した後アルミ配線によって接続する
場合でも、実施例と同様の効果を奏する。

【００４２】次に、本発明を実際のＭＯＳ型スタティッ
クＲＡＭに適用した場合の実施例を示す。

【００４３】図２１は、高抵抗を負荷としたＭＯＳ型ス
タティックＲＡＭの等価回路図である。１個のセルは、
２個のアクセストランジスタ１７，１８、２個のドライ
バトランジスタ１９，２０、２個の高抵抗負荷２１，２
２、ビット線，ビット線２３，２４、ワード線２５およ
び高抵抗負荷２１，２２とドライバトランジスタ１９，
２０によるインバータのノードとをクロスカップル配線
２６，２７することにより形成されたフリップフロップ
によって構成されている。

【００４４】図２２は、実際のＭＯＳ型スタティックＲ
ＡＭのパターン図である。素子分離、ＭＯＳ型トランジ
スタの形成、シェアード型ダイレクトコンタクトホール
の形成、クロスカップル配線することによるフリップフ
ロップの形成までを示している。図２２において、１８
は分離酸化膜、２９はドライバトランジスタのゲート電
極、３０はダイレクトコンタクトホール、３１は第２多
結晶シリコン、２６，２７はクロスカップル配線、１
７，１８はアクセストランジスタ、１９，２０はドライ
バトランジスタ、２５はワード線である。

【００４５】このセルにおいては、ドライバトランジス
タ１９，２０のゲート電極２９とアクセストランジスタ
１７，１８のソース・ドレイン領域を接続するためのシ
ェアード型ダイレクトコンタクトホール３０を開孔した
後、第２多結晶シリコン膜３１によってクロスカップル
２６，２７を形成する。

【００４６】このとき、ダイレクトコンタクトホール３
０が開孔する近傍のゲート電極６の一部分２９ａを、分
離酸化膜３に沿って図のように変形し、保護することに
より、ダイレクトコンタクトホール３０がプロセス上の
不安定性によって大きく開孔したり、ゲート電極２９と
の重ね合せずれにより、分離酸化膜２８をエッチングす
ることにより、トランジスタ間の分離特性を劣化させる
ことを防ぐ。

【００４７】以上、本発明を要約すると次のとおりであ
る。（１）特許請求の範囲に記載の半導体装置の製造方法
であって、前記分離酸化膜はＬＯＣＯＳ法により形成さ
れる。

【００４８】（２）特許請求の範囲に記載の半導体装
置の製造方法であって、前記保護膜は多結晶シリコンで
形成される。

【００４９】（３）上記（２）に記載の方法であっ
て、前記多結晶シリコンは不純物を含む。

【００５０】（４）特許請求の範囲に記載の方法であ
って、前記保護膜はシリコン窒化膜で形成される。

【００５１】（５）特許請求の範囲に記載の方法であ
って、前記保護膜は、高融点金属膜あるいは、高融点金
属膜と多結晶シリコン膜とからなる複合膜で形成され
る。

【００５２】（６）特許請求の範囲に記載の方法であ
って、前記保護膜は、導電性を有する材料で形成され
る。

【００５３】（７）特許請求の範囲に記載の方法であ
って、前記保護膜はポリサイド膜で形成される。

【００５４】（８）特許請求の範囲に記載の方法であ
って、前記層間絶縁膜のエッチングに先立ち、前記層間
絶縁膜中に前記導電層の表面の他の部分を露出させるた
めのダイレクトコンタクトホールを形成する工程をさら
に備え、前記保護膜は前記ダイレクトコンタクトホール
を介して前記導電層に接触するように形成される。

【００５５】（９）主表面を有する半導体基板と、前
記半導体基板の主表面に設けられた導電層と、前記半導
体基板の主表面に設けられ、前記導電層を他の導電層か
ら分離するための分離酸化膜と、前記分離酸化膜を含む
前記半導体基板の上に設けられた層間絶縁膜と、を備
え、前記層間絶縁膜には、前記導電層の表面の一部を
露出させるための接続孔が設けられており、さらに前記
層間絶縁膜の上に設けられ、前記接続孔を介して前記導
電層と電気的に接続された配線層と、前記分離酸化膜の
上方に設けられ、かつ前記層間絶縁膜をエッチングする
ためのエッチング条件ではエッチングされない材質で形
成され、前記分離酸化膜を前記エッチングから保護する
ための保護膜と、を備えた半導体装置。

【００５６】

【発明の効果】以上説明したとおり、本発明に係る半導
体装置の製造方法によれば、層間絶縁膜のエッチングに
先立ち、マスクがずれた場合にも上記エッチング時に上
記分離酸化膜がエッチングされないように、該分離酸化
膜の上に該分離酸化膜を保護するための保護膜を形成す
るので、コンタクトホールの側壁と、分離酸化膜の端部
との距離が近づいても、コンタクトホール形成時に、分
離酸化膜がエッチングされることはない。その結果、微
細化が可能で、集積度の向上した半導体装置が得られ
る。また、工程が簡略化され、さらに熱処理の低減化を
図ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例に係る半導体装置の製造方
法の、第１工程を示す断面図である。

【図２】この発明の一実施例に係る半導体装置の製造方
法の、第２工程を示す断面図である。

【図３】この発明の一実施例に係る半導体装置の製造方
法の、第３工程を示す断面図である。

【図４】この発明の一実施例に係る半導体装置の製造方
法の、第４工程を示す断面図である。

【図５】この発明の一実施例に係る半導体装置の製造方
法の、第５工程を示す断面図である。

【図６】図５に示された半導体装置の平面図である。

【図７】この発明の他の実施例にかかる半導体装置の平
面図である。

【図８】この発明のさらに他の実施例に係る半導体装置
の平面図である。

【図９】図８に示す半導体装置の製造方法の、第１工程
を示す断面図である。

【図１０】図８に示す半導体装置の製造方法の、第２工
程を示す断面図である。

【図１１】従来の半導体装置の製造方法の、第１工程を
示す断面図である。

【図１２】従来の半導体装置の製造方法の、第２工程を
示す断面図である。

【図１３】従来の半導体装置の製造方法の、第３工程を
示す断面図である。

【図１４】従来の半導体装置の製造方法の、第４工程を
示す断面図である。

【図１５】従来の半導体装置の製造方法の、第５工程を
示す断面図である。

【図１６】図１５に示された半導体装置の平面図であ
る。

【図１７】従来の半導体装置の製造方法の問題点を指摘
した断面図である。

【図１８】従来の半導体装置の製造方法の改良方法を示
した断面図である。

【図１９】この発明のさらに他の実施例に係る半導体装
置の平面図である。

【図２０】この発明のさらに他の実施例に係る半導体装
置の平面図である。

【図２１】高抵抗を負荷としたＭＯＳ型スタティックＲ
ＡＭの等価回路図である。

【図２２】本発明のさらに他の実施例に係るＭＯＳ型ス
タティックＲＡＭのパターン図である。

【符号の説明】

３分離酸化膜４ｎ型拡散層５層間絶縁膜６ａ保護膜１０コンタクトホール１１アルミニウム配線層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所 // Ｈ０１Ｌ 21/336 29/784

Claims

【特許請求の範囲】【請求項１】半導体基板の主表面に導電層を形成する
工程と、前記半導体基板の主表面に、前記導電層を他の導電層か
ら分離するための分離酸化膜を形成する工程と、前記分離酸化膜を含む前記半導体基板の上に層間絶縁膜
を形成する工程と、前記層間絶縁膜をマスクを用いて選択的にエッチング
し、それによって、前記導電層の表面の一部を露出させ
る接続孔を形成する工程と、前記接続孔を介して前記導電層と電気的接続をとるため
の配線層を、前記半導体基板の上に形成する工程と、を
備えた、半導体装置の製造方法において、前記層間絶縁膜のエッチングに先立ち、前記マスクがず
れた場合にも前記エッチング時に前記分離酸化膜がエッ
チングされないように、前記分離酸化膜の上に該分離酸
化膜を保護するための保護膜を形成することを特徴とす
る、半導体装置の製造方法。