JPH0521444B2 - - Google Patents
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- Publication number
- JPH0521444B2 JPH0521444B2 JP61093619A JP9361986A JPH0521444B2 JP H0521444 B2 JPH0521444 B2 JP H0521444B2 JP 61093619 A JP61093619 A JP 61093619A JP 9361986 A JP9361986 A JP 9361986A JP H0521444 B2 JPH0521444 B2 JP H0521444B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- gate
- drain
- transistors
- voltage
- Prior art date
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- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電流ミラー回路に関し、特にもMOS
トランジスタにより作られるモノリシツク電流ミ
ラー回路に関するものである。
トランジスタにより作られるモノリシツク電流ミ
ラー回路に関するものである。
電流ミラー回路は演算増幅器の定電流源や差動
増幅段の負荷として使用されるように、アナログ
回路の主要回路の１つである。従来よりよく使用
されている電流ミラー回路の一例を第２図に示
す。同図において出力端子３より流れ込む電流I0
は定電流源の電流値とMOSトランジスタＱ７と
Ｑ８の形状比によつて決まるが、出力端子３の電
圧変動によつてMOSトランジスタＱ８がチヤネ
ル長変調効果を受け、電流I0が変化するという欠
点がある。この欠点を除去するためには出力端子
３の電圧変動がMOSトランジスタＱ８に及ばな
いようにすればよい。
増幅段の負荷として使用されるように、アナログ
回路の主要回路の１つである。従来よりよく使用
されている電流ミラー回路の一例を第２図に示
す。同図において出力端子３より流れ込む電流I0
は定電流源の電流値とMOSトランジスタＱ７と
Ｑ８の形状比によつて決まるが、出力端子３の電
圧変動によつてMOSトランジスタＱ８がチヤネ
ル長変調効果を受け、電流I0が変化するという欠
点がある。この欠点を除去するためには出力端子
３の電圧変動がMOSトランジスタＱ８に及ばな
いようにすればよい。
第３図にこの欠点を改良した従来のカスケード
電流ミラー回路を示す。第３図において出力端子
３の電圧変動はMOSトランジスタＱ１１によつ
てアイソレートされるためMOSトランジスタＱ
１２のドレイン−ソース間電圧が一定となり、出
力端子４から流れ込む電流はその端子電圧に依存
せず安定する。また第４図に示す改良型ウイルソ
ンカレントミラー回路においても同様に出力端子
６から流れ込む電流は、その端子電電圧に依頼せ
ず安定する。
電流ミラー回路を示す。第３図において出力端子
３の電圧変動はMOSトランジスタＱ１１によつ
てアイソレートされるためMOSトランジスタＱ
１２のドレイン−ソース間電圧が一定となり、出
力端子４から流れ込む電流はその端子電圧に依存
せず安定する。また第４図に示す改良型ウイルソ
ンカレントミラー回路においても同様に出力端子
６から流れ込む電流は、その端子電電圧に依頼せ
ず安定する。
しかしながら上述した従来のカスケード電流ミ
ラー回路は基準電流入力側のMOSトランジスタ
がダイオード接続された２段直列接続となるため
定電流源と接続される点の電圧はVDSsatの２倍以
上の電圧であることが必要になり、マイコンイン
ターフエース持つアナログ−デジタル混存LSI
（例えばＡ／Ｄ変換器、Ｄ／Ａ変換器）のように
5V単一電源で動作が必要な場合に基準入力側
MOSトランジスタと直列に接続可能なトランジ
スタはせいぜい１個か２個となり電流ミラー回路
としてアプリケーシヨン上制約を受けるという欠
点がある。また改良型ウイルソンカレントミラー
回路においても定電流源と接続される点の電圧は
VDSsatの２倍以上必要となり同じような制約を受
けるという欠点がある。
ラー回路は基準電流入力側のMOSトランジスタ
がダイオード接続された２段直列接続となるため
定電流源と接続される点の電圧はVDSsatの２倍以
上の電圧であることが必要になり、マイコンイン
ターフエース持つアナログ−デジタル混存LSI
（例えばＡ／Ｄ変換器、Ｄ／Ａ変換器）のように
5V単一電源で動作が必要な場合に基準入力側
MOSトランジスタと直列に接続可能なトランジ
スタはせいぜい１個か２個となり電流ミラー回路
としてアプリケーシヨン上制約を受けるという欠
点がある。また改良型ウイルソンカレントミラー
回路においても定電流源と接続される点の電圧は
VDSsatの２倍以上必要となり同じような制約を受
けるという欠点がある。
本発明の電流ミラー回路は、ゲートが共通に接
続された第１と第２のトランジスタと、第１のト
ランジスタのドレインにドレインとゲートが接続
された第３のトランジスタと、第２のトランジス
タのドレインにドレインが接続された第４のトラ
ンジスタと、第４のトランジスタのドレインにゲ
ートが接続され第４のトランジスタのゲートにソ
ースが接続された第５のトランジスタと、第５の
トランジスタのソースにドレインが接続され第３
のトランジスタのゲートにゲートが接続された第
６のトランジスタとからなり、前記第１と第２の
トランジスタの形状比と前記第３と第４のトラン
ジスタの形状比とを等しく設定しさらに前記第５
と第６のトランジスタの形状を等しく設定したこ
とを特徴とする。
続された第１と第２のトランジスタと、第１のト
ランジスタのドレインにドレインとゲートが接続
された第３のトランジスタと、第２のトランジス
タのドレインにドレインが接続された第４のトラ
ンジスタと、第４のトランジスタのドレインにゲ
ートが接続され第４のトランジスタのゲートにソ
ースが接続された第５のトランジスタと、第５の
トランジスタのソースにドレインが接続され第３
のトランジスタのゲートにゲートが接続された第
６のトランジスタとからなり、前記第１と第２の
トランジスタの形状比と前記第３と第４のトラン
ジスタの形状比とを等しく設定しさらに前記第５
と第６のトランジスタの形状を等しく設定したこ
とを特徴とする。
次に、本発明にいて図面を参照して説明する。
第１図は本発明の一実施例の回路図を示してい
る。MOSトランジスタＱ１，Ｑ２（以下MOSは
省略）は同じ素子形状（ゲート長Ｌ、ゲート幅Ｗ
が等しい）のPchトランジスタであり端子１より
ゲートが一定電圧でバイアスされた定電流源であ
る。トランジスタＱ３はドレインとゲートとが短
絡されたダイオード接続のNchトランジスタであ
り、トランジスタＱ１から流れる電流によつてト
ランジスタＱ６のゲートをバイアスする電圧を作
つている。またトランジスタＱ６はNchトランジ
スタで構成され、出力電流I0を流すための定電流
源である。トランジスタＱ４はトランジスタＱ２
と同じ素子サイズのNchトランジスタで構成さ
れ、トランジスタＱ２と対になつてインバーター
となる。トランジスタＱ５はNchトランジスタで
構成され、出力端子２の電圧変動からトランジス
タＱ６をアイソレートするためのものであり、ト
ランジスタＱ２，Ｑ４よりなるインバータによつ
て帰還がかけられている。
る。MOSトランジスタＱ１，Ｑ２（以下MOSは
省略）は同じ素子形状（ゲート長Ｌ、ゲート幅Ｗ
が等しい）のPchトランジスタであり端子１より
ゲートが一定電圧でバイアスされた定電流源であ
る。トランジスタＱ３はドレインとゲートとが短
絡されたダイオード接続のNchトランジスタであ
り、トランジスタＱ１から流れる電流によつてト
ランジスタＱ６のゲートをバイアスする電圧を作
つている。またトランジスタＱ６はNchトランジ
スタで構成され、出力電流I0を流すための定電流
源である。トランジスタＱ４はトランジスタＱ２
と同じ素子サイズのNchトランジスタで構成さ
れ、トランジスタＱ２と対になつてインバーター
となる。トランジスタＱ５はNchトランジスタで
構成され、出力端子２の電圧変動からトランジス
タＱ６をアイソレートするためのものであり、ト
ランジスタＱ２，Ｑ４よりなるインバータによつ
て帰還がかけられている。
次に動作について説明する。端子１によりバイ
アスされたトランジスタＱ１よりの電流はトラン
ジスタＱ３によつて電圧に変えられトランジスタ
Ｑ６のゲートをバイアスする。トランジスタＱ１
と同じ素子形状のトランジスタＱ２にも端子１か
ら同じ電圧がバイアスされるためトランジスタＱ
１と同じ電流が流れる。トランジスタＱ４はＱ３
と同じ素子形状であり、トランジスタＱ２から流
れる電流を引き込むためにはトランジスタＱ４の
ゲートはトランジスタＱ３のゲートと同じ電圧で
バイアスされなければならない。この動作がトラ
ンジスタＱ２，Ｑ４，Ｑ５より構成される帰還系
によつてなされる。従つてトランジスタＱ６のド
レインはトランジスタＱ３のドレインと同じ電圧
となり、もしもトランジスタＱ３とＱ６とが同じ
素子形状の場合には同値の電流が流れる。また出
力端子２の電圧変化はトランジスタＱ２，Ｑ４よ
り構成されたインバーターによつて帰還のかけら
れたトランジスタＱ５によつてアイソレートされ
るため、トランジスタＱ６のドレイン電圧が出力
端子２の電圧変化に何ら影響を受けなくなり出力
電流I0は出力端子２の電圧変化に対して安定化す
る。さらに従来例のカスゲート電流ミラー回路の
場合トランジスタＱ５に相当するトランジスタは
一定電圧でバイアスされているだけであるが本発
明においては、インバーターによつて帰還がかけ
られているため出力端子でのインピーダンスはさ
らにインバーターの増幅度倍されるために非常に
高いものとなる。また入力電流側の構成はドレイ
ンゲート短絡されたトランジスタが１個だけであ
り、トランジスタＱ５にデイプリツシヨン型のも
のを使用すれば低電圧でも動作可能となり、アプ
リケーシヨン上自由度が増す。
アスされたトランジスタＱ１よりの電流はトラン
ジスタＱ３によつて電圧に変えられトランジスタ
Ｑ６のゲートをバイアスする。トランジスタＱ１
と同じ素子形状のトランジスタＱ２にも端子１か
ら同じ電圧がバイアスされるためトランジスタＱ
１と同じ電流が流れる。トランジスタＱ４はＱ３
と同じ素子形状であり、トランジスタＱ２から流
れる電流を引き込むためにはトランジスタＱ４の
ゲートはトランジスタＱ３のゲートと同じ電圧で
バイアスされなければならない。この動作がトラ
ンジスタＱ２，Ｑ４，Ｑ５より構成される帰還系
によつてなされる。従つてトランジスタＱ６のド
レインはトランジスタＱ３のドレインと同じ電圧
となり、もしもトランジスタＱ３とＱ６とが同じ
素子形状の場合には同値の電流が流れる。また出
力端子２の電圧変化はトランジスタＱ２，Ｑ４よ
り構成されたインバーターによつて帰還のかけら
れたトランジスタＱ５によつてアイソレートされ
るため、トランジスタＱ６のドレイン電圧が出力
端子２の電圧変化に何ら影響を受けなくなり出力
電流I0は出力端子２の電圧変化に対して安定化す
る。さらに従来例のカスゲート電流ミラー回路の
場合トランジスタＱ５に相当するトランジスタは
一定電圧でバイアスされているだけであるが本発
明においては、インバーターによつて帰還がかけ
られているため出力端子でのインピーダンスはさ
らにインバーターの増幅度倍されるために非常に
高いものとなる。また入力電流側の構成はドレイ
ンゲート短絡されたトランジスタが１個だけであ
り、トランジスタＱ５にデイプリツシヨン型のも
のを使用すれば低電圧でも動作可能となり、アプ
リケーシヨン上自由度が増す。
以上説明したように本発明はミラー側電流源
MOSトランジスタにインバーターによつて帰還
をかけられたトランジスタを縦続接続することに
よつて出力端子でのインピーダンスを非常に高め
ることができ、よつて出力電流が出力端子での電
圧変化に対して安定となる。また低電圧でも動作
可能であるためアプリケーシヨン上の自由度も増
すことになる。また本発明は各トランジスタの導
電型を逆にしVDD，GNDを入れかえても同様な
動作することは明らかであり、またバイポーラト
ランジスタによつても同様な構成可能である。
MOSトランジスタにインバーターによつて帰還
をかけられたトランジスタを縦続接続することに
よつて出力端子でのインピーダンスを非常に高め
ることができ、よつて出力電流が出力端子での電
圧変化に対して安定となる。また低電圧でも動作
可能であるためアプリケーシヨン上の自由度も増
すことになる。また本発明は各トランジスタの導
電型を逆にしVDD，GNDを入れかえても同様な
動作することは明らかであり、またバイポーラト
ランジスタによつても同様な構成可能である。
第１図は本発明の一実施例の回路図、第２図は
従来の電流ミラー回路の回路図、第３図は従来の
カスケード電流ミラー回路の回路図、第４図は従
来の改良型ウイルソン電流ミラー回路の回路図で
ある。 Ｑ１〜Ｑ１２……MOSトランジスタ、１……
バイアス端子、２，３，４，５……出力端子。
従来の電流ミラー回路の回路図、第３図は従来の
カスケード電流ミラー回路の回路図、第４図は従
来の改良型ウイルソン電流ミラー回路の回路図で
ある。 Ｑ１〜Ｑ１２……MOSトランジスタ、１……
バイアス端子、２，３，４，５……出力端子。
Claims (1)
- １ ゲートが共通に接続された第１と第２のトラ
ンジスタと、前記第１のトランジスタのドレイン
にドレインとゲートが接続された第３のトランジ
スタと、第２のトランジスタのドレインにドレイ
ンが接続された第４のトランジスタと、第４のト
ランジスタのドレインにゲートが接続され第４の
トランジスタのゲートにソースが接続された第５
のトランジスタと、第５のトランジスタのソース
にドレインが接続され第３のトランジスタのゲー
トにゲートが接続された第６のトランジスタとか
らなり、前記第１と第２のトランジスタの形状比
と前記第３と第４のトランジスタとの形状比とを
等しく設定しさらに前記第５と第６のトランジス
タとの形状を等しく設定したことを特徴とする電
流ミラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093619A JPS62249505A (ja) | 1986-04-22 | 1986-04-22 | 電流ミラ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61093619A JPS62249505A (ja) | 1986-04-22 | 1986-04-22 | 電流ミラ−回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62249505A JPS62249505A (ja) | 1987-10-30 |
| JPH0521444B2 true JPH0521444B2 (ja) | 1993-03-24 |
Family
ID=14087334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61093619A Granted JPS62249505A (ja) | 1986-04-22 | 1986-04-22 | 電流ミラ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62249505A (ja) |
-
1986
- 1986-04-22 JP JP61093619A patent/JPS62249505A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62249505A (ja) | 1987-10-30 |
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