JPH05216659A - プログラムカウンタ - Google Patents

Abstract

(57)【要約】 【構成】アドレスレジスタ４の内容を更新するために必
要ないくつかの信号を第１の選択手段１および第２の選
択手段２に、各々の入力数がほぼ等しくなるように分配
して入力し、その出力を加算器３で加算し、その結果を
新たなアドレスとしてアドレスレジスタ４に格納する。 【効果】信号を２つの選択手段に分配して入力するの
で、１個の選択手段に集中して入力していた従来のプロ
グラムカウンタに比べ、各選択手段の入力数を削減でき
る。一般に同じプロセスおよび論理タイプならば、入力
数が少ない方が遅延時間は短かくなる。従って、プログ
ラムカウンタの動作を高速化することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタルプロセッサ
等で用いられるプログラムカウンタに関するものであ
る。

【０００２】

【従来の技術】プログラムカウンタはコンピュータシス
テムにおいて、命令が格納されているメモリ中の現在実
行中のアドレスを保持するポインタであり、命令を一つ
一つ実行して行くに従って次の命令が格納されているア
ドレスを保持するように更新される。その基本動作は、
現在のアドレスに何らかのディスプレースメント値を加
算して、逐次アドレスを更新して行くことである。この
ディスプレースメント値は、１つ１つの命令がメモリ中
で占めるバイト数に等しくなくてはならない。このバイ
ト数はプロセッサによって異なるが、例えばプロセッサ
によっては１つの命令が１バイトで構成されるもの（１
バイト命令）から６バイトで構成されるもの（６バイト
命令）まで備えている。従って、命令に従って複数のデ
ィスプレースメント値の中から１個を選択して、現在の
アドレスに加算することになる。さらにジャンプあるい
はコールといった分岐命令の場合、分岐先アドレスを現
在のアドレスに加算することなく、プログラムカウンタ
にセットする機能も必要である。以上の動作を行うプロ
グラムカウンタの、従来のものの一例を図３に示す。同
図では、１バイト命令から６バイト命令に相当するディ
スプレースメント値を現在のアドレスに加算すること
と、分岐先アドレスを次のアドレスとしてセットするこ
とができる構成になっている。

【０００３】ディスプレースメント値を現在のアドレス
に加算する場合は、セレクタ１０の入力“＋１”〜“＋
６”の中から命令のバイト数に応じた１個が選択され、
セレクタ２０ではアドレスレジスタ４０に保持されてい
る現在のアドレスが選択される。これにより、“＋１”
〜“＋６”のいずれかのディスプレースメント値と現在
のアドレスが加算器３０で加算されて、その結果が次の
アドレスとして再びアドレスレジスタ４０に格納され
る。

【０００４】また、分岐先アドレスを次のアドレスとし
てセットする場合は、セレクタ１０は、分岐先アドレス
である“ＢＲＡＤ”を選択し、セレクタ２０は値“０”
を選択する。この結果、加算器３０は“ＢＲＡＤ”その
ものを加算結果として出力し、アドレスレジスタ４０に
は“ＢＲＡＤ”が次のアドレスとして格納される。

【０００５】セレクタ１０およびセレクタ２０の具体例
を図４（ａ）および図４（ｂ）に示す。ただし、これら
は１ビット分のセレクタ回路のみを示しており、実際の
回路では、これらをプログラムカウンタの持つべきビッ
ト幅数分だけ並列に設ける必要がある。また図３では、
セレクタ２０はアドレスレジスタ４０の出力と値“０”
を選択するように示されているが、この機能を図４
（ａ）では、信号ＳＺが“１”ならばアドレスレジスタ
４０の出力を選択し、信号ＳＺが“０”ならば値“０”
を出力することで実現している。

【０００６】

【発明が解決しようとする課題】以上述べた従来のプロ
グラムカウンタでは、ディスプレースメント値および分
岐先アドレスの種類が多くなると（実際に直接，間接お
よびインデックス等のアドレッシング方法がある）、セ
レクタ１０の入力数も増加し、その遅延時間が大きくな
るのでプログラムカウンタの動作速度の低下を招く。

【０００７】本発明は、ディスプレースメント値および
分岐先アドレスの種類が同じならば、従来のプログラム
カウンタよりも高速に動作するプログラムカウンタを提
供することを目的とする。

【０００８】

【課題を解決するための手段】本発明のプログラムカウ
ンタは、ｍ個のディジタル信号から１個のディジタル信
号を選択して出力する第１の選択手段と、ｎ個のディジ
タル信号から１個のディジタル信号を選択して出力する
第２の選択手段と、前記第１の選択手段の出力と前記第
２の選択手段の出力との加算を実行する加算器と、前記
加算器の出力を保持する記憶手段とを備え、前記記憶手
段の出力が、前記第１の選択手段のｍ個の入力の１個お
よび前記第２の選択手段のｎ個の入力の１個に接続され
ることを特徴としている。

【０００９】

【作用】プログラムカウンタに入力すべき多数のディス
プレースメント値および分岐先アドレスを、その合計の
個数がほぼ１／２になるように加算器の２個の入力の各
々に接続したセレクタに分配して入力することにより、
各セレクタを高速に動作させることができる。

【００１０】

【実施例】次に図面を用いて本発明について詳細に説明
する。図１は、本発明の一実施例のブロック図である。
この実施例では、図３に示される従来のプログラムカウ
ンタと同じく、ディスプレースメント値が“＋１”から
“＋６”の６種類、分岐先アドレスが“ＢＲＡＤ”の１
種類の計７種類の入力が、次のアドレスを決定する例を
示している。ただし、ディスプレースメント値が第１の
選択手段１および第２の選択手段２に分配して入力され
ているので、加算されるべき現在のアドレスも両選択手
段に入力できるようになっている。また、分岐先アドレ
スを次のアドレスとしてセットするために必要な値
“０”と“ＢＲＡＤ”は、それぞれ第１の選択手段１と
第２の選択手段２に入力されている。このため、第１の
選択手段および第２の選択手段２は、それぞれ５入力セ
レクタとなっている。

【００１１】まず、ディスプレースメント値を現在のア
ドレスに加算する場合を説明する。ディスプレースメン
ト値として“＋１”〜“＋３”のいずれかを現在のアド
レスに加算する場合は第１の選択手段１でそのディスプ
レースメント値を選択し、第２の選択手段２でアドレス
レジスタ４に保持されている現在のアドレスを選択す
る。これにより加算器３は現在のアドレスに＋１，＋２
あるいは＋３を加算して、その結果が次のアドレスとし
てアドレスレジスタ４に格納される。ディスプレースメ
ント値として“＋４”〜“＋６”のいずれかを現在のア
ドレス加算する場合は、第２の選択手段２でそのディス
プレースメント値を選択し、第１の選択手段１でアドレ
スレジスタ４に保持されている現在のアドレスを選択す
る。これにより加算器３は現在のアドレスに＋４，＋５
あるいは＋６を加算し、その結果が次のアドレスとして
アドレスレジスタ４に格納される。

【００１２】また、分岐先アドレスを次のアドレスとし
てセットする場合は、第１の選択手段１で値“０”を選
択し、第２の選択手段２で分岐先アドレスである“ＢＲ
ＡＤ”を選択する。これにより加算器３は“ＢＲＡＤ”
そのものを加算結果として出力するので、これが分岐先
アドレスとしてアドレスレジスタ４に格納される。

【００１３】以上のようにしてプログラムカウンタとし
てのアドレス更新が実行できる。次に図２（ａ）に第１
の選択手段の具体例を示す。これは第１の選択手段１
が、ＮＡＮＤゲートで構成された４入力セレクタの例で
ある。ただしここでは１ビット分のセレクタ回路のみを
示しており、実際の回路を構成する場合は、このセレク
タをプログラムカウンタの持つべきビット数幅分だけ並
列に設ける必要がある。信号Ｓ０〜Ｓ３のいずれか１つ
のみを“１”とし、他を“０”とすることで、それぞれ
アドレスレジスタ４の出力およびディスプレースメント
値“＋１”，“＋２”，“＋３”の中からいずれか１つ
が選択される。尚、値“０”を選択する操作はこのセレ
クタの場合、信号Ｓ０〜Ｓ３の４つ全てを“０”とする
ことで置き換えられる。

【００１４】図２（ｂ）には第２の選択手段の具体例を
示す。これは第２の選択手段２が、ＮＡＮＤゲートで構
成された４入力セレクタの例である。図２（ａ）と同様
に１ビット分のセレクタ回路のみを示しており、実際の
回路を構成する場合は、このセレクタをプログラムカウ
ンタの持つべきビット数幅分だけ並列に設ける必要があ
る。信号Ｓ４〜Ｓ８のいずれか１つのみを“１”とし、
他を“０”とすることで、それぞれディスプレースメン
ト値“＋４”，“＋５”，“＋６”，分岐先アドレス
“ＢＲＡＤ”およびアドレスレジスタ４の出力の中から
いずれか１つが選択される。なお値“０”を選択する操
作は、このセレクタの場合、信号Ｓ４〜Ｓ８の５つ全て
を“０”とすることで置き換えられる。

【００１５】以上のように、ディスプレースメント値，
分岐先アドレスおよび現在のアドレス値を、２個の選択
手段に分配して入力することにより各選択手段の入力数
を減らすことができる。これは、図４（ａ）に示す従来
例ではクリティカルパスに７入力ＮＡＮＤゲートが存在
したことと比較すると、これが５入力ＮＡＮＤゲートに
置き換えられることになる。一般に、同じプロセステク
ノロジーで同じ論理タイプならば、入力数が少ない方が
遅延時間は小さいので、本発明によりプログラムカウン
タの動作を高速化することができる。

【００１６】

【発明の効果】以上説明したように、本発明はディスプ
レースメント値，分岐先アドレスおよび現在のアドレス
値を、２個の選択手段に分配して入力することにより、
プログラムカウンタの動作を高速化できるという効果が
ある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】分図（ａ）は、図１における第１の選択手段を
論理回路レベルであらわした図である。分図（ｂ）は、
図１における第２の選択手段を論理回路レベルであらわ
した図である。

【図３】従来のプログラムカウンタの一例のブロック図
である。

【図４】分図（ａ）は、図３における第１の選択手段を
論理回路レベルであらわした図である。分図（ｂ）は、
図３における第１の選択手段を論理回路レベルであらわ
した図である。

【符号の説明】

１ 第１の選択手段 ２ 第２の選択手段 ３ 加算器 ４ アドレスレジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ｍ個のディジタル信号から１個のディジ
   タル信号を選択して出力する第１の選択手段と、 ｎ個のディジタル信号から１個のディジタル信号を選択
   して出力する第２の選択手段と、 前記第１の選択手段の出力と前記第２の選択手段の出力
   との加算を実行する加算器と、 前記加算器の出力を保持する記憶手段とを備え、 前記記憶手段の出力が、前記第１の選択手段のｍ個の入
   力の１個および前記第２の選択手段のｎ個の入力の１個
   に接続されることを特徴とするプログラムカウンタ。