JPH0521713A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0521713A JPH0521713A JP16807891A JP16807891A JPH0521713A JP H0521713 A JPH0521713 A JP H0521713A JP 16807891 A JP16807891 A JP 16807891A JP 16807891 A JP16807891 A JP 16807891A JP H0521713 A JPH0521713 A JP H0521713A
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Abstract
(57)【要約】
【目的】 一つの半導体チップ上に形成され、複数のブ
ロックに分割された集積回路において、一種類の電源電
位で各ブロックの動作・非動作の状態を制御する。 【構成】 サブシステムブロック２３ａには給電端子Ｖ
１〜Ｖ８より直接給電される。メインシステムブロック
２２へは給電端子Ｖ１〜Ｖ８よりスイッチング素子Ｓ１
１〜Ｓ１７を介して給電される。サブシステムブロック
２３ｂへは給電端子Ｖ１〜Ｖ８よりスイッチング素子Ｓ
２１〜Ｓ２４を介して給電される。電源電位の値に応じ
てスイッチング素子がオン・オフする。 【効果】 電源電位の値に応じてスイッチング素子で各
ブロックの動作・非動作の状態を制御することにより、
外部でオン・オフ制御する手段を設けなくてもよい。半
導体集積回路内に給電された電源電位のばらつきを小さ
くすることができる。
ロックに分割された集積回路において、一種類の電源電
位で各ブロックの動作・非動作の状態を制御する。 【構成】 サブシステムブロック２３ａには給電端子Ｖ
１〜Ｖ８より直接給電される。メインシステムブロック
２２へは給電端子Ｖ１〜Ｖ８よりスイッチング素子Ｓ１
１〜Ｓ１７を介して給電される。サブシステムブロック
２３ｂへは給電端子Ｖ１〜Ｖ８よりスイッチング素子Ｓ
２１〜Ｓ２４を介して給電される。電源電位の値に応じ
てスイッチング素子がオン・オフする。 【効果】 電源電位の値に応じてスイッチング素子で各
ブロックの動作・非動作の状態を制御することにより、
外部でオン・オフ制御する手段を設けなくてもよい。半
導体集積回路内に給電された電源電位のばらつきを小さ
くすることができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、特に半導体集積回路装置の中の集積回路を分割
した各ブロックへの給電手段に関するものである。
に関し、特に半導体集積回路装置の中の集積回路を分割
した各ブロックへの給電手段に関するものである。
【０００２】
【従来の技術】従来の技術について図７を用いて説明す
る。図７は従来の半導体集積回路装置の平面図である。
１は半導体チップ、４は第１の電源電位ＶDDが供給され
ている給電線、５は第２の電源電位ＶSSが供給されてい
る給電線、６は内部電源バス、Ｖ３１〜Ｖ３４は給電端
子である。
る。図７は従来の半導体集積回路装置の平面図である。
１は半導体チップ、４は第１の電源電位ＶDDが供給され
ている給電線、５は第２の電源電位ＶSSが供給されてい
る給電線、６は内部電源バス、Ｖ３１〜Ｖ３４は給電端
子である。
【０００３】電源供給は単一電源で行う。従って、給電
端子Ｖ３１，Ｖ３３には電源電位ＶDDが同時に供給さ
れ、Ｖ３２，Ｖ３４には電源電位ＶSSが同時に供給さ
れ、半導体集積回路を動作させる。
端子Ｖ３１，Ｖ３３には電源電位ＶDDが同時に供給さ
れ、Ｖ３２，Ｖ３４には電源電位ＶSSが同時に供給さ
れ、半導体集積回路を動作させる。
【０００４】
【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されていおり、半導体集積回路の加
工微細化技術が年々進歩し、チップ集積度もそれにつれ
て上がっている現在では、半導体集積回路自体の動作電
源も大きくなり、システム全体の消費電力も大きくな
る。また、電池駆動のパーソナルコンピュータ等のシス
テムではメインシステム集積回路と分離し、サブシステ
ム集積回路を別のチップとして駆動する必要があるなど
の問題点があった。
は以上のように構成されていおり、半導体集積回路の加
工微細化技術が年々進歩し、チップ集積度もそれにつれ
て上がっている現在では、半導体集積回路自体の動作電
源も大きくなり、システム全体の消費電力も大きくな
る。また、電池駆動のパーソナルコンピュータ等のシス
テムではメインシステム集積回路と分離し、サブシステ
ム集積回路を別のチップとして駆動する必要があるなど
の問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、消費電力を下げることができる
とともに、メインシステム集積回路と分離して駆動して
いたサブシステム集積回路を１チップに取り込むことが
できる半導体集積回路装置を得ることを目的としてい
る。
ためになされたもので、消費電力を下げることができる
とともに、メインシステム集積回路と分離して駆動して
いたサブシステム集積回路を１チップに取り込むことが
できる半導体集積回路装置を得ることを目的としてい
る。
【０００６】
【課題を解決するための手段】請求項１の発明に係る半
導体集積回路装置は、単一の半導体チップ上に形成さ
れ、集積回路を分割した複数のブロックと、前記各ブロ
ックに電源電位を供給する給電線と、一方端を前記各ブ
ロックに接続し、他方端を給電線に接続し、前記電源電
位の値に応じてオン、オフすることにより前記ブロック
への給電を制御するスイッチング素子とを備えて構成さ
れている。
導体集積回路装置は、単一の半導体チップ上に形成さ
れ、集積回路を分割した複数のブロックと、前記各ブロ
ックに電源電位を供給する給電線と、一方端を前記各ブ
ロックに接続し、他方端を給電線に接続し、前記電源電
位の値に応じてオン、オフすることにより前記ブロック
への給電を制御するスイッチング素子とを備えて構成さ
れている。
【０００７】請求項２の発明に係る半導体集積回路装置
は、入力端子と、前記入力端子に一方端を接続した第１
の電圧降下手段と、前記第１の電圧降下手段の他方端に
一方端を接続し、基準電位に他方端を接続した第２の電
圧降下手段と、前記第１の電圧降下手段の他方端と第２
の電圧降下手段の一方端の接続点に制御電極を接続し、
前記第１の電圧降下手段の一方端に一方電極を接続した
トランジスタとを備えた電圧検出回路を有する。
は、入力端子と、前記入力端子に一方端を接続した第１
の電圧降下手段と、前記第１の電圧降下手段の他方端に
一方端を接続し、基準電位に他方端を接続した第２の電
圧降下手段と、前記第１の電圧降下手段の他方端と第２
の電圧降下手段の一方端の接続点に制御電極を接続し、
前記第１の電圧降下手段の一方端に一方電極を接続した
トランジスタとを備えた電圧検出回路を有する。
【０００８】また、請求項３の発明に係る半導体集積回
路装置は、請求項２に記載した電圧検出回路を複数備
え、複数の前記電圧検出回路のそれぞれの前記入力端子
を共通に接続しており、前記電圧検出回路を構成する前
記トランジスタの各々の他方端にそれぞれの入力端を接
続した電流電圧変換手段と、前記複数の電流電圧変換手
段の出力端に接続したデコーダとをさらに備えて構成さ
れている。
路装置は、請求項２に記載した電圧検出回路を複数備
え、複数の前記電圧検出回路のそれぞれの前記入力端子
を共通に接続しており、前記電圧検出回路を構成する前
記トランジスタの各々の他方端にそれぞれの入力端を接
続した電流電圧変換手段と、前記複数の電流電圧変換手
段の出力端に接続したデコーダとをさらに備えて構成さ
れている。
【０００９】
【作用】請求項１の発明による半導体集積回路装置にお
いては、単一の半導体チップ上に形成されており、集積
回路を分割した複数のブロックと、前記各ブロックに電
源電位を供給する給電線と、一方端を前記各ブロックに
接続し、他方端を給電線に接続したスイッチング素子と
を備え、前記スイッチング素子が前記電源電位の値に応
じてオン、オフすることにより前記ブロックへの給電を
制御するように構成されているので、給電線に供給する
電源電位の値に応じて、各ブロックが独立して動作・非
動作の状態を決める。また、前記給電線には外部から一
種類の電源電位が同時に供給され、給電線を全てのブロ
ックが共通に使用することになる。
いては、単一の半導体チップ上に形成されており、集積
回路を分割した複数のブロックと、前記各ブロックに電
源電位を供給する給電線と、一方端を前記各ブロックに
接続し、他方端を給電線に接続したスイッチング素子と
を備え、前記スイッチング素子が前記電源電位の値に応
じてオン、オフすることにより前記ブロックへの給電を
制御するように構成されているので、給電線に供給する
電源電位の値に応じて、各ブロックが独立して動作・非
動作の状態を決める。また、前記給電線には外部から一
種類の電源電位が同時に供給され、給電線を全てのブロ
ックが共通に使用することになる。
【００１０】また、請求項２の発明による半導体集積回
路装置においては、入力端子と、前記入力端子に一方端
を接続した第１の電圧降下手段と、前記第１の電圧降下
手段の他方端に一方端を接続し、基準電位に他方端を接
続した第２の電圧降下手段と、前記第１の電圧降下手段
の他方端と第２の電圧降下手段の一方端の接続点に制御
電極を接続し、前記第１の電圧降下手段の一方端に一方
電極を接続したトランジスタとを備えた電圧検出回路を
有して構成されており、電源電圧によって電圧検出回路
の出力が異なり、電源電圧がある値より上か下かを知る
ことができる。
路装置においては、入力端子と、前記入力端子に一方端
を接続した第１の電圧降下手段と、前記第１の電圧降下
手段の他方端に一方端を接続し、基準電位に他方端を接
続した第２の電圧降下手段と、前記第１の電圧降下手段
の他方端と第２の電圧降下手段の一方端の接続点に制御
電極を接続し、前記第１の電圧降下手段の一方端に一方
電極を接続したトランジスタとを備えた電圧検出回路を
有して構成されており、電源電圧によって電圧検出回路
の出力が異なり、電源電圧がある値より上か下かを知る
ことができる。
【００１１】更に、請求項３の発明による半導体集積回
路装置においては、請求項２に記載した電圧検出回路を
複数備え、複数の前記電圧検出回路のそれぞれの入力端
子を共通に接続しており、前記電圧検出回路を構成する
トランジスタの各々の他方端にそれぞれの入力端を接続
した電流電圧変換手段と、前記複数の電流電圧変換手段
の出力端に接続したデコーダとをさらに備えているの
で、一つの電源電位で電圧検出回路の数に相当するビッ
ト数をもつデジタルデータを出力する。
路装置においては、請求項２に記載した電圧検出回路を
複数備え、複数の前記電圧検出回路のそれぞれの入力端
子を共通に接続しており、前記電圧検出回路を構成する
トランジスタの各々の他方端にそれぞれの入力端を接続
した電流電圧変換手段と、前記複数の電流電圧変換手段
の出力端に接続したデコーダとをさらに備えているの
で、一つの電源電位で電圧検出回路の数に相当するビッ
ト数をもつデジタルデータを出力する。
【００１２】
【実施例】以下、第１の発明の一実施例について図１乃
至図４を用いて説明する。
至図４を用いて説明する。
【００１３】図１はこの発明の背景となる半導体集積回
路装置の平面図である。図において１は半導体チップ、
２はメインシステムブロック、３ａ，３ｂはサブシステ
ムブロック、４ａ〜４ｃは第１の電位が給電されている
給電線、５ａ〜５ｃは第２の電位が給電されている給電
線、７ａ〜７ｊは入出力端子、８ａ〜８ｈはバッファ、
Ｖ１，Ｖ８は電源電位が供給される供給端子である。サ
ブシステムブロック３ａ，３ｂはカレンダーや時計等の
機能を持つブロックである。ラップトップパーソナルコ
ンピュータ等はシステムを止めたときでもカレンダーや
時計等の機能を動作させておく必要性が大きい。半導体
チップ１上に形成されたメインシステムブロック２、サ
ブシステムブロック３ａ，３ｂは供給端子Ｖ１〜Ｖ８か
ら電源を供給されて動作する。
路装置の平面図である。図において１は半導体チップ、
２はメインシステムブロック、３ａ，３ｂはサブシステ
ムブロック、４ａ〜４ｃは第１の電位が給電されている
給電線、５ａ〜５ｃは第２の電位が給電されている給電
線、７ａ〜７ｊは入出力端子、８ａ〜８ｈはバッファ、
Ｖ１，Ｖ８は電源電位が供給される供給端子である。サ
ブシステムブロック３ａ，３ｂはカレンダーや時計等の
機能を持つブロックである。ラップトップパーソナルコ
ンピュータ等はシステムを止めたときでもカレンダーや
時計等の機能を動作させておく必要性が大きい。半導体
チップ１上に形成されたメインシステムブロック２、サ
ブシステムブロック３ａ，３ｂは供給端子Ｖ１〜Ｖ８か
ら電源を供給されて動作する。
【００１４】図２は図１に示した半導体集積回路装置の
給電系統を模式的に示した図である。２２，２３ａ，２
３ｂは半導体集積回路の分割されたブロックとブロック
の周囲に配置された給電線を示し、給電端子Ｖ１と給電
端子Ｖ２〜Ｖ７のグループと給電端子Ｖ８とにはそれぞ
れ個別に設けられた給電ピンから給電される。メインシ
ステムブロック２２の周囲に配置された給電線には給電
端子Ｖ２〜Ｖ７が接続し、メインシステムブロック２２
は給電端子Ｖ２〜Ｖ７より給電され、サブシステムブロ
ック２３ａの周囲に配置された給電線には給電端子Ｖ１
が接続し、サブシステムブロック２３ａは給電端子Ｖ１
より給電され、サブシステムブロック２３ｂの周囲に配
置された給電線には給電端子Ｖ８が接続し、サブシステ
ムブロック２３ｂは給電端子Ｖ８より給電される。そし
て、半導体集積回路の各ブロックは独立して動作できる
よう構成されている。
給電系統を模式的に示した図である。２２，２３ａ，２
３ｂは半導体集積回路の分割されたブロックとブロック
の周囲に配置された給電線を示し、給電端子Ｖ１と給電
端子Ｖ２〜Ｖ７のグループと給電端子Ｖ８とにはそれぞ
れ個別に設けられた給電ピンから給電される。メインシ
ステムブロック２２の周囲に配置された給電線には給電
端子Ｖ２〜Ｖ７が接続し、メインシステムブロック２２
は給電端子Ｖ２〜Ｖ７より給電され、サブシステムブロ
ック２３ａの周囲に配置された給電線には給電端子Ｖ１
が接続し、サブシステムブロック２３ａは給電端子Ｖ１
より給電され、サブシステムブロック２３ｂの周囲に配
置された給電線には給電端子Ｖ８が接続し、サブシステ
ムブロック２３ｂは給電端子Ｖ８より給電される。そし
て、半導体集積回路の各ブロックは独立して動作できる
よう構成されている。
【００１５】次に動作について説明する。給電端子Ｖ１
からＶ８までの全ての給電端子に給電されたとき、半導
体集積回路の全てのブロックが動作可能な状態となり、
これは半導体集積回路の通常の動作状態である。一方、
例えば、給電端子Ｖ２〜Ｖ７に対する給電を止め、給電
端子Ｖ１，Ｖ８に対して給電を行うと、サブシステムブ
ロック２３ａ，２３ｂは動作状態となり、メインシステ
ムブロック２２は非動作状態となる。この時、動作状態
にあるサブシステムブロック２３ａ，２３ｂと非動作状
態にあるメインシステムブロック２２との間の信号はバ
ッファ８ａ，８ｂ，８ｅ〜８ｆにおいて論理固定用（プ
ルアップまたはプルダウン）のインターフェースピンに
より固定されている。また、給電端子Ｖ１，Ｖ８に対し
て給電を止め、給電端子Ｖ２〜Ｖ７に対する給電を行う
ことにより、サブシステムブロック２３ａ，２３ｂを非
動作状態とし、メインシステムブロック２２を動作状態
とすることもできる。この様に、必要なブロックだけを
動作させることができ、消費電力を小さくすることがで
きる。
からＶ８までの全ての給電端子に給電されたとき、半導
体集積回路の全てのブロックが動作可能な状態となり、
これは半導体集積回路の通常の動作状態である。一方、
例えば、給電端子Ｖ２〜Ｖ７に対する給電を止め、給電
端子Ｖ１，Ｖ８に対して給電を行うと、サブシステムブ
ロック２３ａ，２３ｂは動作状態となり、メインシステ
ムブロック２２は非動作状態となる。この時、動作状態
にあるサブシステムブロック２３ａ，２３ｂと非動作状
態にあるメインシステムブロック２２との間の信号はバ
ッファ８ａ，８ｂ，８ｅ〜８ｆにおいて論理固定用（プ
ルアップまたはプルダウン）のインターフェースピンに
より固定されている。また、給電端子Ｖ１，Ｖ８に対し
て給電を止め、給電端子Ｖ２〜Ｖ７に対する給電を行う
ことにより、サブシステムブロック２３ａ，２３ｂを非
動作状態とし、メインシステムブロック２２を動作状態
とすることもできる。この様に、必要なブロックだけを
動作させることができ、消費電力を小さくすることがで
きる。
【００１６】しかし、メインシステムブロック２２、サ
ブシステムブロック２３ａ，２３ｂには個別に設けられ
た給電ピンから給電されるため、給電ポイントが偏って
しまい、集積回路内の電位がばらつく。例えば、サブシ
ステムブロック２３ａでは半導体チップ１の周囲に配置
された給電端子Ｖ１から給電され、半導体チップ１の中
央に近いところほど給電ポイントより遠く、給電される
電位が低くなってしまう。また、メインシステムブロッ
ク２２、サブシステムブロック２３ａ，２３ｂの動作・
非動作の状態は個別に設けられた給電ピンへの電源電位
の供給を外部でオン・オフ制御して行う。例えば、外部
で給電端子Ｖ１に給電している給電ピンへの電源の供給
を止めることにより、サブシステムブロック２３ａは非
動作状態となる。この様に外部に給電ピンへの電源電位
の供給をオン・オフ制御する手段を設けなければならな
いという面倒があった。
ブシステムブロック２３ａ，２３ｂには個別に設けられ
た給電ピンから給電されるため、給電ポイントが偏って
しまい、集積回路内の電位がばらつく。例えば、サブシ
ステムブロック２３ａでは半導体チップ１の周囲に配置
された給電端子Ｖ１から給電され、半導体チップ１の中
央に近いところほど給電ポイントより遠く、給電される
電位が低くなってしまう。また、メインシステムブロッ
ク２２、サブシステムブロック２３ａ，２３ｂの動作・
非動作の状態は個別に設けられた給電ピンへの電源電位
の供給を外部でオン・オフ制御して行う。例えば、外部
で給電端子Ｖ１に給電している給電ピンへの電源の供給
を止めることにより、サブシステムブロック２３ａは非
動作状態となる。この様に外部に給電ピンへの電源電位
の供給をオン・オフ制御する手段を設けなければならな
いという面倒があった。
【００１７】次に、図１および図２で説明した半導体集
積回路装置の上記弱点を解消した第１の発明の一実施例
について図３及び図４を用いて説明する。図３はスイッ
チング素子を示す図である。図４は図３に示したスイッ
チング素子を使用した半導体集積回路装置の給電系統を
模式的に示した図である。図３及び図４において、１は
半導体チップ、２２はメインシステムブロックとメイン
システムブロックの周囲に配置された給電線、２３ａ，
２３ｂはサブシステムブロックとサブシステムブロック
の周囲に配置された給電線、Ｖ１〜Ｖ８は給電端子、Ｖ
DDは電源電位、ＧＮＤは接地電位（０Ｖ）、Ｔ１，Ｔ２
はＰ型ＭＯＳトランジスタ、Ｒ１，Ｒ２は抵抗、Ｎ１は
回路の接続点を示すノード、ＶDD０，ＶDD１，ＶDD２は
出力端子、Ｓ１１〜Ｓ１７，Ｓ２１〜Ｓ２４はスイッチ
ング素子である。
積回路装置の上記弱点を解消した第１の発明の一実施例
について図３及び図４を用いて説明する。図３はスイッ
チング素子を示す図である。図４は図３に示したスイッ
チング素子を使用した半導体集積回路装置の給電系統を
模式的に示した図である。図３及び図４において、１は
半導体チップ、２２はメインシステムブロックとメイン
システムブロックの周囲に配置された給電線、２３ａ，
２３ｂはサブシステムブロックとサブシステムブロック
の周囲に配置された給電線、Ｖ１〜Ｖ８は給電端子、Ｖ
DDは電源電位、ＧＮＤは接地電位（０Ｖ）、Ｔ１，Ｔ２
はＰ型ＭＯＳトランジスタ、Ｒ１，Ｒ２は抵抗、Ｎ１は
回路の接続点を示すノード、ＶDD０，ＶDD１，ＶDD２は
出力端子、Ｓ１１〜Ｓ１７，Ｓ２１〜Ｓ２４はスイッチ
ング素子である。
【００１８】図４において、半導体チップ１上に形成さ
れたメインシステムブロック２２とサブシステムブロッ
ク２３ａ，２３ｂに給電端子Ｖ１〜Ｖ８から電源電位Ｖ
DDが供給され、メインシステムブロック２２へは、更
に、スイッチング素子Ｓ１１〜Ｓ１７を介して電源電位
ＶDDが供給される。サブシステムブロック２３ｂへは、
更に、スイッチング素子Ｓ２１〜Ｓ２４を介して電源電
位ＶDDが供給される。
れたメインシステムブロック２２とサブシステムブロッ
ク２３ａ，２３ｂに給電端子Ｖ１〜Ｖ８から電源電位Ｖ
DDが供給され、メインシステムブロック２２へは、更
に、スイッチング素子Ｓ１１〜Ｓ１７を介して電源電位
ＶDDが供給される。サブシステムブロック２３ｂへは、
更に、スイッチング素子Ｓ２１〜Ｓ２４を介して電源電
位ＶDDが供給される。
【００１９】図３に示すスイッチング素子は抵抗Ｒ１の
一方端を電源電位ＶDDに接続し、他方端をノードＮ１で
抵抗Ｒ２の一方端に接続している。抵抗Ｒ２の他方端は
接地電位ＧＮＤに接続している。Ｐ型ＭＯＳトランジス
タＴ１のソースは電源電位ＶDDに接続し、ゲートはノー
ドＮ１に接続し、バックゲート電位は電源電位ＶDDに固
定され、ドレインは出力端子ＶDD１に接続している。Ｐ
型ＭＯＳトランジスタＴ２のソースは電源電位ＶDDに接
続し、ゲートはノードＮ１に接続し、バックゲート電位
は電源電位ＶDDに固定され、ドレインは出力端子ＶDD２
に接続している。ＭＯＳトランジスタのパラメータであ
るゲート長、ゲート幅等を操作して、例えば、Ｐ型ＭＯ
ＳトランジスタＴ１はゲート・ソース間電圧が０．７５
Ｖでチャネルをオン・オフするようにスレッシュ・ホー
ルド電圧を設定し、Ｐ型ＭＯＳトランジスタＴ２はゲー
ト・ソース間電圧が１．０Ｖでチャネルをオン・オフす
るようにスレッシュ・ホールド電圧を設定する。抵抗Ｒ
１を１００ＫΩ、Ｒ２を３００ＫΩに設定する。
一方端を電源電位ＶDDに接続し、他方端をノードＮ１で
抵抗Ｒ２の一方端に接続している。抵抗Ｒ２の他方端は
接地電位ＧＮＤに接続している。Ｐ型ＭＯＳトランジス
タＴ１のソースは電源電位ＶDDに接続し、ゲートはノー
ドＮ１に接続し、バックゲート電位は電源電位ＶDDに固
定され、ドレインは出力端子ＶDD１に接続している。Ｐ
型ＭＯＳトランジスタＴ２のソースは電源電位ＶDDに接
続し、ゲートはノードＮ１に接続し、バックゲート電位
は電源電位ＶDDに固定され、ドレインは出力端子ＶDD２
に接続している。ＭＯＳトランジスタのパラメータであ
るゲート長、ゲート幅等を操作して、例えば、Ｐ型ＭＯ
ＳトランジスタＴ１はゲート・ソース間電圧が０．７５
Ｖでチャネルをオン・オフするようにスレッシュ・ホー
ルド電圧を設定し、Ｐ型ＭＯＳトランジスタＴ２はゲー
ト・ソース間電圧が１．０Ｖでチャネルをオン・オフす
るようにスレッシュ・ホールド電圧を設定する。抵抗Ｒ
１を１００ＫΩ、Ｒ２を３００ＫΩに設定する。
【００２０】まず、電源電位ＶDDと接地電位ＧＮＤの電
位差を５Ｖとすると、Ｐ型ＭＯＳトランジスタＴ１，Ｔ
２のゲート・ソース間電圧は１．２５Ｖとなり、Ｐ型Ｍ
ＯＳトランジスタＴ１，Ｔ２はオン状態となる。従っ
て、出力端子ＶDD１，ＶDD２には電源電位ＶDDが出力す
る。
位差を５Ｖとすると、Ｐ型ＭＯＳトランジスタＴ１，Ｔ
２のゲート・ソース間電圧は１．２５Ｖとなり、Ｐ型Ｍ
ＯＳトランジスタＴ１，Ｔ２はオン状態となる。従っ
て、出力端子ＶDD１，ＶDD２には電源電位ＶDDが出力す
る。
【００２１】次に、電源電位ＶDDと接地電位ＧＮＤの電
位差を４Ｖとすると、Ｐ型ＭＯＳトランジスタＴ１，Ｔ
２のゲート・ソース間電圧は１．０Ｖとなり、Ｐ型ＭＯ
ＳトランジスタＴ１はオン状態となるが、Ｐ型ＭＯＳト
ランジスタＴ２はオフ状態となる。従って、出力端子Ｖ
DD１には電源電位ＶDDが出力するが、ＶDD２には電源電
位ＶDDが出力されない。
位差を４Ｖとすると、Ｐ型ＭＯＳトランジスタＴ１，Ｔ
２のゲート・ソース間電圧は１．０Ｖとなり、Ｐ型ＭＯ
ＳトランジスタＴ１はオン状態となるが、Ｐ型ＭＯＳト
ランジスタＴ２はオフ状態となる。従って、出力端子Ｖ
DD１には電源電位ＶDDが出力するが、ＶDD２には電源電
位ＶDDが出力されない。
【００２２】更に、電源電位ＶDDと接地電位ＧＮＤの電
位差を３Ｖとすると、Ｐ型ＭＯＳトランジスタＴ１，Ｔ
２のゲート・ソース間電圧は０．７５Ｖとなり、Ｐ型Ｍ
ＯＳトランジスタＴ１，Ｔ２はオフ状態となる。従っ
て、出力端子ＶDD１，ＶDD２には電源電位ＶDDは出力さ
れない。
位差を３Ｖとすると、Ｐ型ＭＯＳトランジスタＴ１，Ｔ
２のゲート・ソース間電圧は０．７５Ｖとなり、Ｐ型Ｍ
ＯＳトランジスタＴ１，Ｔ２はオフ状態となる。従っ
て、出力端子ＶDD１，ＶDD２には電源電位ＶDDは出力さ
れない。
【００２３】そして、図４に示した半導体集積回路装置
のスイチング素子Ｓ２１〜Ｓ２４にＰ型ＭＯＳトランジ
スタＴ１を用い、スイチング素子Ｓ１１〜Ｓ１７にＰ型
ＭＯＳトランジスタＴ２を用いた場合、電源電位ＶDDと
接地電位ＧＮＤの電位差を５Ｖとすると、Ｐ型ＭＯＳト
ランジスタＴ１，Ｔ２はオン状態となる。従って、メイ
ンシステムブロック２２，サブシステムブロック２３
ａ，２３ｂへは電源電位ＶDDが供給され、各ブロックは
動作状態となる。なお、集積回路内部のトランジスタは
電源電位が５Ｖから３Ｖまで正常動作可能とする。次
に、電源電位ＶDDと接地電位ＧＮＤの電位差を４Ｖとす
ると、Ｐ型ＭＯＳトランジスタＴ１はオン状態となり、
Ｐ型ＭＯＳトランジスタＴ２はオフ状態となる。従っ
て、サブシステムブロック２３ａ，２３ｂへは電源電位
ＶDDが供給され、サブシステムブロック２３ａ，２３ｂ
は動作状態となる。メインシステムブロック２２へは電
源電位ＶDDが給電されず、メインシステムブロック２２
は非動作状態となる。次に、電源電位ＶDDと接地電位Ｇ
ＮＤの電位差を３Ｖとすると、Ｐ型ＭＯＳトランジスタ
Ｔ１，Ｔ２はオフ状態となる。従って、メインシステム
ブロック２２，サブシステムブロック２３ａ，２３ｂへ
は電源電位ＶDDが供給されず、各ブロックは非動作状態
となる。
のスイチング素子Ｓ２１〜Ｓ２４にＰ型ＭＯＳトランジ
スタＴ１を用い、スイチング素子Ｓ１１〜Ｓ１７にＰ型
ＭＯＳトランジスタＴ２を用いた場合、電源電位ＶDDと
接地電位ＧＮＤの電位差を５Ｖとすると、Ｐ型ＭＯＳト
ランジスタＴ１，Ｔ２はオン状態となる。従って、メイ
ンシステムブロック２２，サブシステムブロック２３
ａ，２３ｂへは電源電位ＶDDが供給され、各ブロックは
動作状態となる。なお、集積回路内部のトランジスタは
電源電位が５Ｖから３Ｖまで正常動作可能とする。次
に、電源電位ＶDDと接地電位ＧＮＤの電位差を４Ｖとす
ると、Ｐ型ＭＯＳトランジスタＴ１はオン状態となり、
Ｐ型ＭＯＳトランジスタＴ２はオフ状態となる。従っ
て、サブシステムブロック２３ａ，２３ｂへは電源電位
ＶDDが供給され、サブシステムブロック２３ａ，２３ｂ
は動作状態となる。メインシステムブロック２２へは電
源電位ＶDDが給電されず、メインシステムブロック２２
は非動作状態となる。次に、電源電位ＶDDと接地電位Ｇ
ＮＤの電位差を３Ｖとすると、Ｐ型ＭＯＳトランジスタ
Ｔ１，Ｔ２はオフ状態となる。従って、メインシステム
ブロック２２，サブシステムブロック２３ａ，２３ｂへ
は電源電位ＶDDが供給されず、各ブロックは非動作状態
となる。
【００２４】この様に、集積回路の内部で分割されてい
る各ブロックの動作状態を外部でオン・オフ制御するこ
となく、外部から供給される一種類の電源電位ＶDDの値
を変化させて給電線に接続したスイッチング素子をオン
・オフすることにより、各ブロックの動作状態を制御す
ることができる。また、各ブロックの電源電位が一種類
の電源電位ＶDDで共通なので、各ブロックへは集積回路
の周囲に配置された全ての給電端子Ｖ１〜Ｖ８から給電
されこととなり、集積回路の周囲から集積回路内部に給
電線を張りめぐらせ、給電線に接続するスイッチング素
子の数を適宜増加させて各ブロックへの給電ポイントを
増加させることにより、集積回路内の電源電位ＶDDのば
らつきを防止することができる。
る各ブロックの動作状態を外部でオン・オフ制御するこ
となく、外部から供給される一種類の電源電位ＶDDの値
を変化させて給電線に接続したスイッチング素子をオン
・オフすることにより、各ブロックの動作状態を制御す
ることができる。また、各ブロックの電源電位が一種類
の電源電位ＶDDで共通なので、各ブロックへは集積回路
の周囲に配置された全ての給電端子Ｖ１〜Ｖ８から給電
されこととなり、集積回路の周囲から集積回路内部に給
電線を張りめぐらせ、給電線に接続するスイッチング素
子の数を適宜増加させて各ブロックへの給電ポイントを
増加させることにより、集積回路内の電源電位ＶDDのば
らつきを防止することができる。
【００２５】次に、第２の発明の一実施例について図５
を用いて説明する。図５において、ＩＮ１は入力端子で
ある。Ｒ３は入力端子ＩＮ１に一方端子を接続した第１
の電圧降下手段である抵抗である。Ｒ４は第１の電圧降
下手段である抵抗Ｒ３の他方端子に一方端子を接続し、
基準電位である接地電位ＧＮＤに他方端を接続した第２
の電圧降下手段である抵抗である。Ｔ３は第１の電圧降
下手段である抵抗Ｒ３の他方端と第２の電圧降下手段で
ある抵抗Ｒ４の一方端の接続点に制御電極であるゲート
を接続し、第１の電圧降下手段である抵抗Ｒ３の一方端
に一方電極であるソースを接続したＰ型ＭＯＳトランジ
スタである。Ｒ５は抵抗、ＡＭＰは増幅回路であり、抵
抗Ｒ５の一方端は接地され、抵抗Ｒ５の他方端はＰ型Ｍ
ＯＳトランジスタＴ３の他方電極であるドレインと増幅
回路ＡＭＰの入力端に接続し、抵抗Ｒ５と増幅回路ＡＭ
ＰはＰ型ＭＯＳトランジスタＴ３のオン、オフに応じて
ハイレベルまたはローレベルを出力する電流電圧変換回
路を構成している。ＯＵＴ１は電流電圧変換回路の出力
に接続した出力端子である。
を用いて説明する。図５において、ＩＮ１は入力端子で
ある。Ｒ３は入力端子ＩＮ１に一方端子を接続した第１
の電圧降下手段である抵抗である。Ｒ４は第１の電圧降
下手段である抵抗Ｒ３の他方端子に一方端子を接続し、
基準電位である接地電位ＧＮＤに他方端を接続した第２
の電圧降下手段である抵抗である。Ｔ３は第１の電圧降
下手段である抵抗Ｒ３の他方端と第２の電圧降下手段で
ある抵抗Ｒ４の一方端の接続点に制御電極であるゲート
を接続し、第１の電圧降下手段である抵抗Ｒ３の一方端
に一方電極であるソースを接続したＰ型ＭＯＳトランジ
スタである。Ｒ５は抵抗、ＡＭＰは増幅回路であり、抵
抗Ｒ５の一方端は接地され、抵抗Ｒ５の他方端はＰ型Ｍ
ＯＳトランジスタＴ３の他方電極であるドレインと増幅
回路ＡＭＰの入力端に接続し、抵抗Ｒ５と増幅回路ＡＭ
ＰはＰ型ＭＯＳトランジスタＴ３のオン、オフに応じて
ハイレベルまたはローレベルを出力する電流電圧変換回
路を構成している。ＯＵＴ１は電流電圧変換回路の出力
に接続した出力端子である。
【００２６】このように、入力端子ＩＮ１、抵抗Ｒ３，
Ｒ４、Ｐ型ＭＯＳトランジスタＴ３で電圧検出回路を構
成している。入力端子ＩＮ１に入力される電位と接地電
位ＧＮＤとの電位差によって決まる抵抗Ｒ３の両端の電
圧がＰ型ＭＯＳトランジスタＴ３のスレッシュ・ホール
ド電圧より大きければ、Ｐ型ＭＯＳトランジスタＴ３は
オンし、増幅回路ＡＭＰの入力は入力電位となり、入力
端子ＩＮ１に入力される電位と接地電位ＧＮＤとの電位
差によって決まる抵抗Ｒ３の両端の電圧がＰ型ＭＯＳト
ランジスタＴ３のスレッシュ・ホールド電圧より小さけ
れば、Ｐ型ＭＯＳトランジスタＴ３はオフし、増幅回路
ＡＭＰの入力は接地電位となる。増幅回路ＡＭＰによっ
て入力を増幅及び整形して出力端子ＯＵＴ１より出力す
る。
Ｒ４、Ｐ型ＭＯＳトランジスタＴ３で電圧検出回路を構
成している。入力端子ＩＮ１に入力される電位と接地電
位ＧＮＤとの電位差によって決まる抵抗Ｒ３の両端の電
圧がＰ型ＭＯＳトランジスタＴ３のスレッシュ・ホール
ド電圧より大きければ、Ｐ型ＭＯＳトランジスタＴ３は
オンし、増幅回路ＡＭＰの入力は入力電位となり、入力
端子ＩＮ１に入力される電位と接地電位ＧＮＤとの電位
差によって決まる抵抗Ｒ３の両端の電圧がＰ型ＭＯＳト
ランジスタＴ３のスレッシュ・ホールド電圧より小さけ
れば、Ｐ型ＭＯＳトランジスタＴ３はオフし、増幅回路
ＡＭＰの入力は接地電位となる。増幅回路ＡＭＰによっ
て入力を増幅及び整形して出力端子ＯＵＴ１より出力す
る。
【００２７】この電圧検出回路の入力端子ＩＮ１を電源
の供給線に接続することによって電源の電圧レベルを感
知することができる。また、この電圧検出回路の構成は
図３のスイッチング素子と同じであり、図３のスイッチ
ング素子としても用いることができる。
の供給線に接続することによって電源の電圧レベルを感
知することができる。また、この電圧検出回路の構成は
図３のスイッチング素子と同じであり、図３のスイッチ
ング素子としても用いることができる。
【００２８】なお、上記実施例では電圧降下手段に抵抗
を用いたが、電圧降下手段は抵抗に限られず他の手段で
あてもよく、上記実施例と同様の効果を奏する。
を用いたが、電圧降下手段は抵抗に限られず他の手段で
あてもよく、上記実施例と同様の効果を奏する。
【００２９】また、上記実施例ではＰ型ＭＯＳトランジ
スタを用いたが、使用するトランジスタはＰ型ＭＯＳト
ランジスタに限らず他のトランジスタであってもよく、
上記実施例と同様の効果を奏する。
スタを用いたが、使用するトランジスタはＰ型ＭＯＳト
ランジスタに限らず他のトランジスタであってもよく、
上記実施例と同様の効果を奏する。
【００３０】更に、上記実施例では給電線の電源電圧を
検出する場合について説明したが、検出する電圧は他の
部分の電圧であってもよく、上記実施例と同様に電圧を
感知できる。
検出する場合について説明したが、検出する電圧は他の
部分の電圧であってもよく、上記実施例と同様に電圧を
感知できる。
【００３１】次に、第２の発明の他の実施例について図
６を用いて説明する。図６は図５に示した電圧検出回路
をラダー配置したアナログ・デジタル変換回路のブロッ
ク図である。図において、ＩＮ２は入力端子、ＳＳ１〜
ＳＳ３は図３に示した回路であり、入力端子ＩＮ２に入
力端を接続した複数の電圧検出回路とそれに接続した電
流電圧変換回路で構成されており、それぞれ感知する電
圧のレベルが異なる。１０は複数の検出回路と電流電圧
変換回路で構成された回路ＳＳ１〜ＳＳ３の出力端に入
力端を接続したデコーダ、ＯＵＴ２はデコーダ１０の出
力端に接続した出力端子である。例えば、このアナログ
・デジタル変換回路は電圧の値に対して３ビットの分解
能を有し、出力されるデジタル信号は３ビットのデータ
である。
６を用いて説明する。図６は図５に示した電圧検出回路
をラダー配置したアナログ・デジタル変換回路のブロッ
ク図である。図において、ＩＮ２は入力端子、ＳＳ１〜
ＳＳ３は図３に示した回路であり、入力端子ＩＮ２に入
力端を接続した複数の電圧検出回路とそれに接続した電
流電圧変換回路で構成されており、それぞれ感知する電
圧のレベルが異なる。１０は複数の検出回路と電流電圧
変換回路で構成された回路ＳＳ１〜ＳＳ３の出力端に入
力端を接続したデコーダ、ＯＵＴ２はデコーダ１０の出
力端に接続した出力端子である。例えば、このアナログ
・デジタル変換回路は電圧の値に対して３ビットの分解
能を有し、出力されるデジタル信号は３ビットのデータ
である。
【００３２】入力端子ＩＮ２を給電線に接続して電源電
位ＶDDを検出し、得られた３ビットのデータをもとに３
つのブロックに分割された集積回路のスイッチング素子
をオン・オフ制御すれば、例えば、図４において、出力
されたデータが２進数で１０１であれば、メインシステ
ムブロック２２が動作状態、サブシステムブロック２３
ａが非動作状態、サブシステムブロック２３ｂが動作状
態とし、出力されたデータが２進数で００１であれば、
メインシステムブロック２２が非動作状態、サブシステ
ムブロック２３ａが非動作状態、サブシステムブロック
２３ｂが動作状態とするなどの制御が行え、各ブロック
の動作・非動作の状態を自由に組み合わせることができ
る。
位ＶDDを検出し、得られた３ビットのデータをもとに３
つのブロックに分割された集積回路のスイッチング素子
をオン・オフ制御すれば、例えば、図４において、出力
されたデータが２進数で１０１であれば、メインシステ
ムブロック２２が動作状態、サブシステムブロック２３
ａが非動作状態、サブシステムブロック２３ｂが動作状
態とし、出力されたデータが２進数で００１であれば、
メインシステムブロック２２が非動作状態、サブシステ
ムブロック２３ａが非動作状態、サブシステムブロック
２３ｂが動作状態とするなどの制御が行え、各ブロック
の動作・非動作の状態を自由に組み合わせることができ
る。
【００３３】このアナログ・デジタル変換回路の入力端
子ＩＮ２を電源の供給線に接続することによって電源の
電圧レベルを高分解能で感知することができる。また、
このアナログ・デジタル変換回路に使われている電圧検
出回路中の電流電圧変換回路を除く主要な部分が図３の
スイッチング素子と同じであり、図３のスイッチング素
子と共用することができる。
子ＩＮ２を電源の供給線に接続することによって電源の
電圧レベルを高分解能で感知することができる。また、
このアナログ・デジタル変換回路に使われている電圧検
出回路中の電流電圧変換回路を除く主要な部分が図３の
スイッチング素子と同じであり、図３のスイッチング素
子と共用することができる。
【００３４】なお、上記実施例では電圧検出回路を３段
だけラダー配置したが、ラダー配置する段数は必要に応
じて増減すればよい。
だけラダー配置したが、ラダー配置する段数は必要に応
じて増減すればよい。
【００３５】
【発明の効果】以上のように、請求項１の発明による半
導体集積回路装置によれば、単一の半導体チップ上に形
成された集積回路を分割した複数のブロックと、電源電
位の値に応じてオン、オフすることにより前記ブロック
への給電を制御するスイッチング素子とを備えて構成さ
れているので、給電線に供給する電源電位の値に応じ
て、各ブロックが独立して動作・非動作の状態を決める
ことができ、１チップに異なる機能を持つ集積回路を独
立して動作・非動作するブロックとして取り込むことが
できるという効果がある。また、給電線に供給する電源
電位の値に応じて、各ブロックが独立して動作・非動作
の状態を決めることができるので外部で電源電位の供給
をオン・オフ制御しなくても良いという効果がある。そ
して、外部から供給された一種類の電源電位を集積回路
の周囲に配置された給電パットに同時に給電し、給電パ
ットに接続した給電線を全てのブロックが共通に使用す
るたことになり、給電線に接続するスイッチング素子を
適当に配置することにより、半導体集積回路内の電源電
位のばらつきが減少するという効果がある。
導体集積回路装置によれば、単一の半導体チップ上に形
成された集積回路を分割した複数のブロックと、電源電
位の値に応じてオン、オフすることにより前記ブロック
への給電を制御するスイッチング素子とを備えて構成さ
れているので、給電線に供給する電源電位の値に応じ
て、各ブロックが独立して動作・非動作の状態を決める
ことができ、１チップに異なる機能を持つ集積回路を独
立して動作・非動作するブロックとして取り込むことが
できるという効果がある。また、給電線に供給する電源
電位の値に応じて、各ブロックが独立して動作・非動作
の状態を決めることができるので外部で電源電位の供給
をオン・オフ制御しなくても良いという効果がある。そ
して、外部から供給された一種類の電源電位を集積回路
の周囲に配置された給電パットに同時に給電し、給電パ
ットに接続した給電線を全てのブロックが共通に使用す
るたことになり、給電線に接続するスイッチング素子を
適当に配置することにより、半導体集積回路内の電源電
位のばらつきが減少するという効果がある。
【００３６】また、請求項２の発明による半導体集積回
路装置によれば、入力端子と、前記入力端子に一方端を
接続した第１の電圧降下手段と、前記第１の電圧降下手
段の他方端に一方端を接続し、基準電位に他方端を接続
した第２の電圧降下手段と、前記第１の電圧降下手段の
他方端と第２の電圧降下手段の一方端の接続点に制御電
極を接続し、前記第１の電圧降下手段の一方端に一方電
極を接続したトランジスタとを備えた電圧検出回路を有
して構成されており、電源電圧によって電圧検出回路の
出力が異なり、電源電圧がある値より上か下かを知るこ
とができ、電源電圧を感知できるという効果がある。ま
た、前記電圧検出回路を請求項１記載のスイッチング素
子として用いることができるという効果もある。
路装置によれば、入力端子と、前記入力端子に一方端を
接続した第１の電圧降下手段と、前記第１の電圧降下手
段の他方端に一方端を接続し、基準電位に他方端を接続
した第２の電圧降下手段と、前記第１の電圧降下手段の
他方端と第２の電圧降下手段の一方端の接続点に制御電
極を接続し、前記第１の電圧降下手段の一方端に一方電
極を接続したトランジスタとを備えた電圧検出回路を有
して構成されており、電源電圧によって電圧検出回路の
出力が異なり、電源電圧がある値より上か下かを知るこ
とができ、電源電圧を感知できるという効果がある。ま
た、前記電圧検出回路を請求項１記載のスイッチング素
子として用いることができるという効果もある。
【００３７】更に、請求項３の発明による半導体集積回
路装置においては、入力端子と、前記入力端子に入力端
を接続した複数の前記電圧検出回路と、複数の前記検出
回路の出力端に入力端を接続したデコーダと、前記デコ
ーダの出力端に接続した出力端子とを備えて構成されて
いるので、一つの電源電位で電圧検出回路の数に相当す
るビット数をもつデジタルデータを出力でき、高分解能
で電源電圧を感知できるという効果がある。また、出力
されたデータにより請求項１記載の発明におけるスイッ
チング素子を制御すれば各ブロックの動作・非動作の状
態を自由に操作できるという効果がある。
路装置においては、入力端子と、前記入力端子に入力端
を接続した複数の前記電圧検出回路と、複数の前記検出
回路の出力端に入力端を接続したデコーダと、前記デコ
ーダの出力端に接続した出力端子とを備えて構成されて
いるので、一つの電源電位で電圧検出回路の数に相当す
るビット数をもつデジタルデータを出力でき、高分解能
で電源電圧を感知できるという効果がある。また、出力
されたデータにより請求項１記載の発明におけるスイッ
チング素子を制御すれば各ブロックの動作・非動作の状
態を自由に操作できるという効果がある。
【図１】第１の発明の背景となる半導体集積回路装置の
平面図である。
平面図である。
【図２】図１に示した半導体集積回路装置を模式的に示
した図である。
した図である。
【図３】第１の発明の一実施例に使用されるスイッチン
グ素子を示す図である。
グ素子を示す図である。
【図４】第１の発明の一実施例である半導体集積回路装
置の平面図である。
置の平面図である。
【図５】第２の発明の一実施例である半導体集積回路装
置に用いられる電圧検出回路の回路図である。
置に用いられる電圧検出回路の回路図である。
【図６】第２の発明の他の実施例である半導体集積回路
装置に用いられる電圧検出回路の回路図である。
装置に用いられる電圧検出回路の回路図である。
【図７】従来の半導体集積回路装置の平面図である。
１ 半導体チップ
２２ メインシステムブロック
２３ａ，２３ｂ サブシステムブロック
Ｖ１〜Ｖ８ 給電端子
Ｓ１１〜Ｓ１７，Ｓ２１〜Ｓ２４ スイッチング素子
【手続補正書】
【提出日】平成３年１１月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】なお、上記実施例では電圧降下手段に抵抗
を用いたが、電圧降下手段は抵抗に限られず他の手段で
あってもよく、上記実施例と同様の効果を奏する。
を用いたが、電圧降下手段は抵抗に限られず他の手段で
あってもよく、上記実施例と同様の効果を奏する。
Claims (3)
- 【請求項１】 単一の半導体チップ上に形成された半導
体集積回路装置において、 集積回路を分割した複数のブロックと、 前記各ブロックに電源電位を供給する給電線と、 一方端を前記各ブロックに接続し、他方端を前記給電線
に接続し、前記電源電位の値に応じてオン、オフするこ
とにより前記ブロックへの給電を制御するスイッチング
素子とを備えた半導体集積回路装置。 - 【請求項２】 入力端子と、 前記入力端子に一方端を接続した第１の電圧降下手段
と、 前記第１の電圧降下手段の他方端に一方端を接続し、基
準電位に他方端を接続した第２の電圧降下手段と、 前記第１の電圧降下手段の他方端と第２の電圧降下手段
の一方端の接続点に制御電極を接続し、前記第１の電圧
降下手段の一方端に一方電極を接続したトランジスタ
と、 を備えた電圧検出回路を有する半導体集積回路装置。 - 【請求項３】 前記電圧検出回路を複数備え、 複数の前記電圧検出回路のそれぞれの前記入力端子を共
通に接続しており、 前記電圧検出回路を構成する前記トランジスタの各々の
他方端にそれぞれの入力端を接続した電流電圧変換手段
と、 前記複数の電流電圧変換手段の出力端に接続したデコー
ダと、 をさらに備えた請求項２記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16807891A JPH0521713A (ja) | 1991-07-09 | 1991-07-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16807891A JPH0521713A (ja) | 1991-07-09 | 1991-07-09 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521713A true JPH0521713A (ja) | 1993-01-29 |
Family
ID=15861439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16807891A Pending JPH0521713A (ja) | 1991-07-09 | 1991-07-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521713A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005086050A (ja) * | 2003-09-10 | 2005-03-31 | Nec Yamagata Ltd | 半導体集積回路 |
| JP2006518936A (ja) * | 2003-02-10 | 2006-08-17 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 集積回路の電力スイッチ回路サイズの調整および配置技法 |
| US7212065B2 (en) | 2003-08-21 | 2007-05-01 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device capable of restraining variations in the power supply potential |
| JP2007165871A (ja) * | 2005-11-21 | 2007-06-28 | Fujitsu Ltd | 制御装置、半導体集積回路装置及び供給制御システム |
| JP2009003764A (ja) * | 2007-06-22 | 2009-01-08 | Seiko Epson Corp | 半導体集積回路装置及び電子機器 |
| KR20240093947A (ko) * | 2022-03-17 | 2024-06-24 | 닛토덴코 가부시키가이샤 | 스퍼터링 장치 |
-
1991
- 1991-07-09 JP JP16807891A patent/JPH0521713A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006518936A (ja) * | 2003-02-10 | 2006-08-17 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 集積回路の電力スイッチ回路サイズの調整および配置技法 |
| US7212065B2 (en) | 2003-08-21 | 2007-05-01 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device capable of restraining variations in the power supply potential |
| CN100353551C (zh) * | 2003-08-21 | 2007-12-05 | 松下电器产业株式会社 | 半导体集成电路器件 |
| JP2005086050A (ja) * | 2003-09-10 | 2005-03-31 | Nec Yamagata Ltd | 半導体集積回路 |
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