JPH11203204A - 読出しおよび／または書込み保護可能領域を含む電気的に消去再書込み可能な不揮発性メモリ、ならびにこのメモリを内蔵した電子システム - Google Patents

読出しおよび／または書込み保護可能領域を含む電気的に消去再書込み可能な不揮発性メモリ、ならびにこのメモリを内蔵した電子システム

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JPH11203204A
JPH11203204A JP10304597A JP30459798A JPH11203204A JP H11203204 A JPH11203204 A JP H11203204A JP 10304597 A JP10304597 A JP 10304597A JP 30459798 A JP30459798 A JP 30459798A JP H11203204 A JPH11203204 A JP H11203204A
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Christophe Mani
マニ クリストファ
Mohamad Chehadi
シェハディ モハマド
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STMicroelectronics SA
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Abstract

(57)【要約】 【解決手段】 個別に、あるいはブロックごとにアドレ
ス可能なメモリレジスタを備える電気的に消去再書込み
可能な不揮発性メモリ。このメモリは、さらに、保護ワ
ードを書き込むことのできる保護レジスタを含む。この
保護ワードは、未指定のメモリレジスタまたはメモリレ
ジスタブロックのアドレスをコード化する所定数のビッ
トを含む。このアドレスは、境界アドレスと呼ばれ、メ
モリ空間を上位および下位領域に分割する。保護ワード
はまた、ゾーンビットを含む、その値が、メモリのこれ
ら二つの領域のうち、どちらを書込み保護可能とすべき
かを決定する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、「保護可能な」
（すなわち、保護されることができる）読出しおよび／
または書込み領域を備える電気的に消去再書込み可能な
不揮発性メモリ、ならびにこのようなメモリを内蔵した
電子システムに関する。
【０００２】本発明は、集積回路として設計された、特
にEEPROMタイプの電気的に消去再書込み可能な不揮発性
メモリの分野に関する。本発明はまた、例えば、ビット
ブロックによって消去することのできるブロック消去可
能フラッシュEPROMのようなその他のタイプのメモリに
も関する。
【０００３】
【従来の技術】以下に、本発明の原理について、書込み
保護に関してさらに詳しく説明する。しかし、本発明
は、このタイプの保護に限定されるわけではなく、読出
し保護、あるいは、読出し・書込み保護にも適用するこ
とができる。
【０００４】特に、本発明は、大量消費用に設計される
ビデオ機器（テレビ、ビデオテープレコーダ等）に一般
に使用されるＩ2Ｃ型通信プロトコルを用いたシリアル
アクセスの上記タイプのメモリに適用することができ
る。
【０００５】電気的に消去再書込み可能な不揮発性メモ
リは、機械への電源が切断されたとしても、機械の寿命
中に、本来変化する各種情報を保存することができるた
め、特に、上記タイプの用途に広く使用されている。こ
れら各種情報とは、例えば、ビデオテープレコーダにプ
ログラムされたテレビ放送番組の日付、起動時刻、録画
時間である。これらの各種データは、変更することがで
きるように、読出しアクセス可能で、しかも書込みアク
セス可能なレジスタに保存される。しかし、これらレジ
スタへの書込みアクセスは、ソフトウエア手段によって
ロックするが、ロックの解除は、指定されたプログラム
シーケンスでしか実施できない場合もある（この場合、
レジスタは書込み保護されたといえる）。従って、事故
によるデータ要素の変更（従って損失）の恐れが軽減さ
れる。このタイプの変更は、ユーザによる取扱いミス、
あるいは、機器における電気障害（データの「改ざん」
として知られる）によって起こる可能性がある。保護レ
ジスタの内容をソフトウエア手段のみで変更可能にすべ
きではなく、メモリのハードウエア構成（ピン構成）の
変更も実施すべきことが望ましい場合もある。
【０００６】さらに、ほとんどの用途では、非常駐デー
タを保存するために、同一のメモリが常に書込みアクセ
ス可能なレジスタも含んでいなければならない。
【０００７】従って、少なくとも一つの領域（すなわ
ち、一組のメモリレジスタ）が書込み保護可能である不
揮発性メモリの必要性が認められている。
【０００８】メモリは、費用を削減するために、等し
く、かつ、大きなバッチで製造される電子部品であるこ
とから、多くの場合、これらのメモリをカスタム化する
ための手段が提供され、これらメモリを内蔵する電子シ
ステムまたは機械の設計者が、書込み保護された、ある
いはされていないサイズの変更ができる複数の領域に、
利用可能なメモリ空間を用意することを可能にする。
【０００９】以上のことから、従来の技術では、EEPROM
タイプのメモリがすでに提案されてきた。このメモリ
は、大まかに言えば、二つのメモリ領域に分割されたメ
モリレジスタのスタックから成り、一方の領域は書込み
保護可能であるのに対し、他方は書込み保護可能ではな
い。レジスタは、アドレスによって識別され、このアド
レスの指定によってアクセス可能となる。最も一般的な
場合では（以後本文では、慣例的にこの例を参照にす
る）、メモリの第１レジスタ（概略図では、スタックの
最下位に位置する）は、ゼロ値のアドレスによって識別
され、最後のレジスタ（概略図では、スタックの最上位
に位置する）は、値が、メモリが備えるレジスタの合計
数によって表現されるメモリサイズに対応するアドレス
によって識別される。慣例によって、以後本文および図
面では、桁０から９および／または文字ＡからＦから成
るメモリアドレスに続く文字ｈ（小文字）の使用によっ
て示すように、アドレスレジスタの値は16進記数法で表
す。
【００１０】従って、図１で、従来のメモリは、それぞ
れ８ビットの256個のレジスタＲ１からＲ256を備えてい
る。これらのレジスタは、おおまかには、スタック状に
配置されている。従って、メモリの容量は、256バイト
であり、2048ビット（すなわち２Ｋビット）を与える。
図１では、各レジスタのアドレスは、このレジスタの左
側に与えられる。
【００１１】最後のレジスタＲ256は、アドレスFFhに位
置するが、特別なレジスタである。というのは、このレ
ジスタに含まれるワードが、二重の機能：一つは書込み
保護メモリのサイズを決定する機能、もう一つは、書込
み保護を有効にする機能を備えるからである。現実に
は、メモリの一領域の保護は、二つの条件が適う場合に
限って、有効である。第一に、論理１状態にしたメモリ
の特定のピンがなければならない。第二に、メモリの最
後のレジスタに含まれる保護ワードの特定ビット、この
場合ではビットｂ２（図１）が、論理１状態でなければ
ならない。保護ワードのビットｂ０およびｂ１は関係が
ない。保護ワードの上位５ビットｂ３からｂ７は、書込
み保護されたメモリ領域の境界アドレスの最上位ビット
を定め、境界アドレスの下位３ビットは、任意に論理値
０を有する。「境界アドレス」という用語は、本文で
は、該当するメモリ領域の境界を構成するメモリレジス
タのアドレス、すなわち、この領域の最初または最後の
レジスタのアドレスを意味する。
【００１２】次に、最後のレジスタＲ256のアドレスFFh
と、上記のように規定した境界レジスタとの間のメモリ
領域は、例えば書込みモードで保護される。メモリ書込
み回路は、実際に、メモリ領域の保護の状態、すなわ
ち、レジスタＲ256中に、アドレスFFhにおいて含まれる
ワードのビットｂ２の状態と、メモリの上記ピンの状態
とを確認し、書込み操作用に指定されたアドレスの上位
５ビットの値と、保護ワードのビットｂ３からｂ７の値
とを比較する。指定アドレスの値が、境界アドレスの値
より大きい場合には、書込み操作は実施されない。従っ
て、８つのレジスタのステップ数でサイズを変更するこ
とができるメモリの一領域に対する書込み保護を達成す
ることができる。言い換えれば、保護ワードの上位５ビ
ットが、隣接するレジスタ（起こるとすれば、８つのレ
ジスタ）のブロックを規定し、このブロックのレジスタ
と、これより上のレジスタは、保護ワードのビットｂ２
が論理１状態のとき、書込み保護される。次に、メモリ
は、二つの領域：書込み保護されていない下位領域と、
上記条件が満たされていれば、書込み保護された上位領
域に分割される。
【００１３】この保護は、次のようにして実施される。
初め、ビット全部、特に、ビットｂ２が論理０状態（従
って、メモリ全体が書込み保護されていない）である最
後のレジスタＲ256に含まれるワードを用いて、書込み
保護の状態で保存すべき各種データをメモリの上位に位
置するレジスタ（ただし、最後のレジスタは除く）に書
き込む。ここで、必要なレジスタは５個を超えないもの
とする（合計５バイトに保存される）。従って、少なく
とも５個のレジスタ（これに、保護レジスタを加えて、
計６個になる）を含む書込み保護メモリ領域を取ってお
く必要がある。次に、２進ワード111111xxbを最後のレ
ジスタＲ256に書き込む。この２進ワード111111xxbで
は、最後の文字ｂ（小文字）は、ワードの値が二進記数
法によって表されることを意味し、符号ｘは、該当する
ビット（この場合、ビットb0およびb1）の値は重要では
ないことを意味する。次に、アドレスの最上位ビットが
同じ値を有し、メモリの上位領域を形成するメモリの最
後の８個のレジスタＲ249からＲ256のブロックが、書込
み保護される。図１では、これらのレジスタに灰色の影
をつけた。メモリの下位領域を形成するその他のレジス
タは、書込み保護されていない。
【００１４】前述のメモリの一領域の保護の公知の原理
について、本文では、８ビットワードによってアドレス
可能な２Ｋビットを持つメモリを参考にしながら説明し
てきた。しかし、この原理は、容量および／または構成
が異なるメモリへの適用にも容易に拡大することができ
る。
【００１５】しかし、すべての場合において、ユーザに
適した方式で保護可能なメモリ領域は、プログラミング
によって決定される可変のサイズであるが、メモリの上
位に必ず位置していることに留意されたい。これは、保
護ワードを受信するために取っておかれた特定レジスタ
が、メモリの最後のレジスタであり、メモリの最初のレ
ジスタは、実際に、このメモリを内蔵するシステムを初
期化するのに必要なデータの保存用に取っておかれるこ
とが多く（これら最初のレジスタは、従って、プログラ
ミングでは変更できない方式でそれ自体が書込み保護さ
れている）、残りのレジスタはすべて、ユーザ（このメ
モリを内蔵する電子システムまたは機械の設計者）の自
由に任せられる。ユーザの自由に任せられたこのメモリ
領域、すなわち、書込み保護できないこの領域は、隣接
するレジスタ（そのアドレスは、連続的である）のブロ
ックの形態をしており、従って、プログラムによる管理
が簡略化されるという利点がある。
【００１６】この方法の別の利点としては、保護された
領域を規定することが、そのサイズに関しては、単一の
境界アドレスを指定することによってなされ、他方の境
界アドレスが、必ず最後のレジスタとなることである。
これによって、メモリ中のあらゆる書込み操作に先立っ
て行われる保護の確認が、簡略化されるという利点がも
たらされる。
【００１７】さらに、保護された領域を、境界アドレス
と、最後のレジスタR256のアドレス（これらのアドレス
を含む）との間のメモリの上位に規定することは、保護
ワードが保存されているレジスタＲ256自体が、保護領
域の一部であることを意味する。その結果、メモリの前
述のピンに存在する論理値が変更されない限り、保護領
域のサイズは、それ以上変更することはできず、保護自
体を解除することができなくなる。サイズおよび保護
が、最後のレジスタＲ256に保存された２進ワードの値
によって決定され、この最後のレジスタが、もはや変更
不可能であるためである。
【００１８】以上のことから、保護領域を規定するこの
方法にはいくつかの利点があることがわかる。それでも
尚、一つの問題点がある。実際、このメモリを内蔵する
システムを駆動するプログラムが、指定されたサイズの
保護メモリ領域を規定しなければならい場合には、プロ
グラムは、メモリの容量を知り、そこから、プログラミ
ングワードの最上位ビットを構成する最上位ビットを持
つ境界アドレスを導き出させるようにしなければならな
い。言い換えれば、指定サイズの書込み保護可能メモリ
領域を規定するために考慮しなければならない境界アド
レスは、相対アドレスである。これは、メモリの最後の
レジスタのアドレスに左右される。また、このアドレス
は、メモリのサイズ、すなわち、容量に左右される。と
ころで、システムを指揮し、この役割によって、各種リ
ソースを管理し、特に、メモリ読出しおよび書込み操作
を調整するソフトウエアは、必ずしもシステムに含まれ
るメモリのサイズを知っているとは限らない。実際、同
一の電子システムが、数個のバージョンに由来すること
は多く、基本バージョンは、小さいメモリ容量を、また
さらに高性能のバージョンは、これより大きいメモリ容
量を必要とする。そのため、電子システムのこれら各種
バージョンは、一般に同一の構成要素グループに属する
メモリ（従って、その接続およびアドレス指定モードは
同一である）を含むが、容量が異なる。
【００１９】このような手順は、システムに存在するメ
モリの容量の認識のために提案されている。これらの手
順は、システムを作動させるたびに開始する。メモリ空
間のアドレス指定は依然として相対アドレス指定手順で
あるが、今度は、システムの設計者が、それを実現する
ために使用されるメモリの容量を考慮する必要はない。
しかし、これらの方法は、複雑で、しかもかなり処理時
間を必要とする。その上、方法自体が、初期化プログラ
ムの保護を必要とする場合もあり、その結果、メモリ空
間に関するシステムの要求事項が増える。
【００２０】
【発明が解決しようとする課題】本発明は、前述した従
来の技術の利点のすべてを必ずしも、あるいは、まった
く放棄することなく、従来の技術の問題点を解決するこ
とを課題とする。特に、本発明は、一つまたは複数の電
気的に消去および再書込み可能な不揮発性メモリを用い
た電子システムまたは機械の設計者が、メモリ空間の書
込み保護可能領域を取っておくことができるようにする
ことを課題とする。この書込み保護可能領域は、そのサ
イズに対して、絶対アドレス、すなわち、この領域の境
界アドレスによって規定され、この領域のサイズは、特
に、メモリの容量とは無関係の明確な関係によって関係
付けられている。
【００２１】
【課題を解決するための手段】このために、本発明は、
個別に、あるいはブロックごとにアドレス可能なメモリ
レジスタおよび保護レジスタを含み、この保護レジスタ
は書込み保護可能メモリ領域のサイズと、メモリの上位
もしくは下位の全ての位置にこの領域を規定する保護ワ
ードを書き込むことのできる上記タイプのメモリを提供
する。
【００２２】このようにして、ユーザは、所望する通り
に、書込み保護可能領域を、メモリの下位もしくは上位
領域に規定することができる。この選択は、保護レジス
タのプログラミングによって異なる。
【００２３】書込み保護可能領域が、最初のレジスタの
アドレス（０アドレス）と、境界アドレスとの間で規定
されたメモリの下位領域である場合には、保護可能メモ
リ領域のサイズは、境界アドレスの値そのものである。
書込み保護しなければならないメモリ領域のサイズの値
から境界アドレスを規定することは、従って、絶対アド
レス指定操作である。尚、保護ワードを含む境界アドレ
スは、メモリの容量とは無関係である。
【００２４】しかし、メモリを内蔵するシステムの開発
に伴う制約によって、メモリの最初のレジスタを書込み
アクセス可能のままに維持するか、あるいは、その他の
タイプのデータの保存用に取っておくことが必要である
際には、ユーザは、書込み保護可能領域をメモリの上位
領域として規定するよう選択することができる。このと
き、アドレス指定は、相対アドレス指定であり、メモリ
は従来のメモリと同一となる。
【００２５】従って、本発明の利点は、ユーザが、保護
可能領域が規定されるメモリの上位もしくは下位を選択
できる可能性をもたらしたことにある。特に、システム
が、本発明に従う数個の同一メモリを内蔵している場合
には、書込み可能領域は、いくつかのメモリについては
上位に、またその他のメモリについては、別々に、下位
に規定することができる。
【００２６】本発明のその他の特徴および利点は、以下
の説明から明らかにされるであろう。尚、この説明は、
純粋に、例として示すものであり、添付の図面を参照に
して行う。
【００２７】
【実施例】図２は、本発明に従うメモリのメモリ空間の
構成を示す概略図である。これは、８ビットレジスタで
構成される２キロビット（２Ｋビット）メモリである。
従って、256個のレジスタＲ１からＲ256を備えている。
これら256個のレジスタは、16行と16列から成るマトリ
クスＥＭで構成される。慣例によって、最初の行は、図
２の一番下の行であり、最初の列は、最も左側の列とす
る。従って、第１レジスタＲ１は、行列ＥＭの一番下の
最も左側に位置する。第16レジスタＲ16は、一番下の最
も右側に示されている。第17レジスタＲ17は、レジスタ
Ｒ１の上に示されている。レジスタＲ241は、行列ＥＭ
の一番上の最も左側に示されており、最後のレジスタＲ
256は、行列ＥＭの一番上の最も右側に示されている。
【００２８】各レジスタは、16進記数法で表したアドレ
スによって識別される。図２では、行列ＥＭの左側部分
は、第１列のレジスタＲ1、Ｒ17、・・・、Ｒ241のレジ
スタのアドレスがある。また、行列ＥＭの右側には、最
後の列のレジスタＲ16、Ｒ32、・・・、Ｒ256のアドレ
スがある。レジスタは、それぞれのアドレスを示すこと
によって、書込みモード、ならびに読出しモードでアク
セス可能である。
【００２９】メモリセルは、例えば、EEPROMタイプのセ
ルであるが、異なるタイプ、例えば、フラッシュEPROM
タイプのセルでもよい。
【００３０】また、図２のメモリのメモリ空間は、本発
明に従い、行列ＥＭのレジスタＲ16の下に概略的に示し
た保護レジスタＰＲを備えている。この保護レジスタ
は、行列ＥＭのメモリレジスタとは物理的に別のもので
あるのが好ましい。これは、特定のモードでアクセス可
能であり、その一例を以下に示す。本発明には、メモリ
のユーザ、すなわち、このメモリを内蔵する電子システ
ムの設計者にとって、その用途に利用可能なメモリ空間
が、合計256個のレジスタＲ1からＲ256を備えるという
利点がある。図１を参照して説明した従来のものと比較
して、メモリ空間自体のレジスタのいずれも保護レジス
タとして特別に取り扱う必要がないことから、利用可能
なメモリ空間の管理が容易になる。その結果、メモリの
使用がさらに容易になる。これは、対応する技術文書作
成がはるかに簡単になり、ユーザによる解釈を容易にす
ることを意味する。
【００３１】必須条件ではないが、保護レジスタが、メ
モリレジスタのセルと同じタイプのメモリセルによって
形成されるのが好ましい。そうすれば、集積回路の製造
方法が単一になる。従って、メモリの製造がさらに速
く、低コストとなる。
【００３２】図３は、本発明に従う一つまたは複数のメ
モリを内蔵する電子システムの実施例の概略図である。
実施例では、このシステムは、８個のメモリＭ１からＭ
８を備え、これらメモリは、バスＢ１によってマイクロ
プロセッサのような中央処理装置ＣＰＵに接続されてい
る。クロックＨおよび電源回路ＡもバスＢ１に接続され
ている。用途の要求に応じて、図示されていないその他
の要素をこのバスに接続することもできる。これらは、
例えば、マイクロプロセッサＣＰＵによって管理される
周辺回路として知られる回路や、マイクロプロセッサに
よって制御される外部要素を備えたインターフェース回
路でよい。
【００３３】図４は、本発明のメモリＭ１のチップを示
す。すでに述べたように、これはEEPROMであるのが好ま
しいが、必ずしもEEPROMである必要はない。また、フラ
ッシュEPROMと呼ばれるタイプのメモリでもよい。
【００３４】説明したメモリは、Ｉ2Ｃ標準規格を満た
す通信プロトコルに従って、システムの他の構成要素と
通信するように設計されたメモリである。従って、Ｉ2
Ｃバスを用いた多重化システムでの使用に適している。
勿論、本発明は、この種のプロトコルを用いたメモリに
制限されるわけではない。本発明は、その他の通信プロ
トコルを用いたメモリや、特定のプロトコルを用いない
いわゆる並列メモリにも区別なく適用することができ
る。Ｉ2Ｃバスは、特に、ビデオ装置（テレビ、ビデオ
テープレコーダ等）、あるいは自動車（カーラジオ、Ａ
ＢＳ装置、またはエアバッグを作動させる装置等）のよ
うな大量精算の民生品の電子システムの製造に使用され
る。Ｉ2Ｃバス使用のその他の例として、マイクロプロ
セッサによるカード読取り装置（チップカード読取り装
置）を用いたシステムが挙げられる。
【００３５】この種のＩ2Ｃバスは、下記二つの回線を
備える：から制御信号、アドレスおよびデータ要素の双
方向シリアル伝送用のＳＤＡ回線と；から図３のクロッ
ク回路Ｈにより発生されるクロック信号の伝送用のＳＣ
Ｌ回線。
【００３６】従って、図４に示したメモリＭ１のチップ
は、図３のＩ2Ｃ型バスＢ１に接続されるよう設計され
た４本のピンまたは入力端子を備え、信号ＳＤＡ、ＳＣ
Ｌ、ＶｓｓおよびＶｃｃを受信する。これはまた、一定
値５ボルトのＤＣ電圧、もしくはアースに接続されるよ
う設計された三つの入力端子Ｅ１、Ｅ２、Ｅ３も備えて
いる。入力Ｅ１、Ｅ２、Ｅ３に加えられる電圧のレベル
は、同一のバスに接続される複数のメモリチップを識別
するために用いられる。偶然だが、これは、図３のシス
テム例に示したようなバスＢ１に接続することのできる
８個の同一メモリである。最後に、図４のメモリＭ１の
チップは、保護入力と呼ばれる入力端子ＷＣを持ってい
るが、その役割および用途については、図７(a)から７
(c)を参照にして後に説明する。
【００３７】図５(ａ)および５(ｂ)は、メモリＭ１への
アクセスのためにバスＩ2Ｃを介して送信された信号の
シーケンスを示す。偶然だが、これは、メモリの単一レ
ジスタへの直接アクセスである。この直接アクセスは、
該当するレジスタのアドレスの指示を必要とする。いう
までもなく、メモリへの他のモードのアクセスも可能で
あることがわかるだろう。これら他のモードには、例え
ば、シーケンシャルモードや「ページ毎」のアクセスモ
ードがある。メモリへのこれら他のモードのアクセスに
ついての詳細は、Ｉ2Ｃ型バスに関する技術文献を参照
することができる。図５(ａ)は、回線ＳＣＬによって送
信されたクロック信号の時間的な展開を示す。図５(ｂ)
は、回線ＳＤＡに送信された信号の時間的な展開を示
す。アクセスシーケンスは、送信開始に対応する状態で
開始する。この状態は、図面ではSTARTで示されている
が、これは、立下り区間が回線ＳＤＡで起こると共に、
回線ＳＣＬが論理１状態にあるとき、達成される。次
に、回線ＳＣＬでのクロック信号の各パルスに、回線Ｓ
ＤＡにシリアルに送信された情報が対応する。回線ＳＣ
Ｌが論理状態０にあるとき、回線ＳＤＡに送信されたビ
ットの値が変化する（場合による）ことに留意された
い。シーケンスは、８ビットのチップ選択ワードDEVSEL
を続いて送信する。このワードの上位４ビットは、シー
ケンスに関するバスに接続された構成要素の識別のため
のコードに対応する。例えば、メモリについては、この
識別コードは、Ｉ2Ｃ標準に従い、値1010bに対応する。
次の３ビットは、バスに接続された同じタイプの複数の
チップから一つを選択するためのコードに対応する。こ
れらの３ビットの値を、各メモリの入力Ｅ１、Ｅ２、Ｅ
３に送られた電圧レベルと比較して、８個のメモリＭ１
からＭ８のうちどれがアクセスシーケンスに関連するか
を決定しなければならない。最後に、選択ワードDEVSEL
の最後のビットＲ／Ｗは、書込みアクセスと読出しアク
セスとを識別する機能を持っている。書込みアクセスの
際には、このビットは値０（Ｒ／Ｗ＝０）である。読出
しアクセスについては、これは値１（Ｒ／Ｗ＝１）であ
る。チップ選択コードの受信後に、該当するチップが、
受信確認ビットＡＣＫを回線ＳＤＡに発信する。これ
は、論理値０を持つビットである。マイクロプロセッサ
ＣＰＵは、次に、アクセスシーケンスに関連するメモリ
レジスタのアドレスに対応するバスに、８ビットワード
BYTADDを送信する。このワードの受信後、メモリは再び
ビットＡＣＫを発信する。書込みアクセス（Ｒ／Ｗ＝
０）では、マイクロプロセッサＣＰＵは、書き込むべき
データ要素に対応するデータワードDATAINを８ビットで
バスに送信する。メモリチップによるデータワードDATA
INの受信は、このメモリチップによる新しいビットＡＣ
Ｋの送信により確認される。読出しアクセス（Ｒ／Ｗ＝
１）では、メモリが、データワードDATAINをバスに送信
し、このワードの受信後に、マイクロプロセッサＣＰＵ
が、ビットＡＣＫを発する。アクセスシーケンスは、最
後に、送信終了状態で終わる。この状態は、図面では、
STOPで示されているが、回線ＳＤＡに立上りエッジが発
生し、回線ＳＣＬが論理１状態にあるとき、達成され
る。
【００３８】通常モードでのアクセスについて以上説明
したＩ2Ｃプロトコルによるメモリへのアクセスシーケ
ンスは、本発明に従って調整され、以下に説明するよう
に、各メモリチップの保護レジスタＰＲへのアクセスに
備える。前述のように、アクセスが１個のメモリに関す
るとき、チップ選択ワードDEVSELの上位４ビットは、特
定値、すなわち、値1010bを持つことがわかった。この
値は、Ｉ2Ｃ標準規格そのものによって決定される。本
発明の基本的構成によれば、指定されたメモリチップの
保護レジスタＰＲには、選択ワードDEVSELの上位４ビッ
トに、上記とは異なる所定の値を与えることによって、
アクセスがなされ、この所定の値は、アクセスシーケン
スが、保護レジスタＰＲに関するという意味として、メ
モリが解釈できるものである。この値は、例えば、値01
10bである。その結果、Ｉ2Ｃバスを介してチップ選択ワ
ードDEVSELの後で送信されたアドレスワードBYTADDは、
このアクセスシーケンスにとってはまったく重要性がな
い。
【００３９】このように、まるで、保護レジスタＰＲ
が、実際に、バスに接続された独立チップに含まれ、こ
れら三つの入力Ｅ１、Ｅ２、Ｅ３に存在する電圧レベル
によって類似チップから識別されるかのように、すべて
が起こる。
【００４０】以上説明した保護レジスタＰＲへのアクセ
ス手順は、Ｉ2Ｃ標準に従うプロトコルを用いたメモリ
通信の場合におけるほんの一例にすぎない。本発明の特
徴に従うメモリにおける書込み保護可能領域の規定原理
が、その他のタイプのメモリにも適用でき、従って、本
発明の原理を変えることなく、保護レジスタＰＲへの他
のタイプのアクセスが当然可能であることはいうまでも
ない。保護レジスタは、例えば、特定の値のアドレスの
指定によってアクセス可能であってもよい。これは、例
えば、保護レジスタが、実際に特定のメモリレジスタで
ある場合にあてはまる。以下に、メモリの領域を規定す
るのに使用される本発明の原理について説明することに
する。
【００４１】図６は、保護レジスタＰＲの詳細な図であ
る。好ましい態様では、これは８ビットレジスタであ
る。しかし、いうまでもなく、これとは異なるサイズ、
特に、メモリが、７より大きいビット数によるアドレス
指定を必要とするさらに大きな容量を持つ場合には、こ
れより大きいレジスタでもよい。
【００４２】保護レジスタＰＲは、１個の８ビット保護
ワードを保存するよう設計されている。この保護ワード
は、二重の機能を備える。第一に、そのビットのいくつ
かには、メモリ空間を下位領域と上位領域に分割する特
定メモリレジスタ、あるいは一組の特定メモリレジスタ
のアドレスを規定する機能がある。下位領域は、第１レ
ジスタのアドレス00hと、この境界アドレスとの間で識
別される領域であるのに対し、上位領域は、上記境界ア
ドレス（境界アドレスを含む）と、最後のレジスタＲ25
6のアドレスFFhとの間の領域である。ゾーンビットと呼
ばれ、レジスタＰＲに保存された保護ワードの特定ビッ
トはまた、上位および下位領域のどちらが書込み保護可
能であるかを決定する機能を持っている。ゾーンビット
は、例えば、保護ワードの最上位ビットＢ７である。従
って、一つの８ビット保護ワードで、保護ワードの７ビ
ットＢ０からＢ６が、境界アドレスをコード化するのに
利用可能である。本発明が提案する態様では、メモリレ
ジスタＲ１からＲ256は、数が256であり、従って、保護
ワード（８ビットの）の下位７ビットＢ０からＢ６は、
特定メモリレジスタの完全なアドレスを決定するには十
分ではない。実際には、レジスタブロックのアドレスを
コード化するためには、下位４ビットＢ０からＢ３しか
用いられない。「レジスタのブロック」という表現は、
アドレスが連続的（「隣接レジスタ」という用ワードを
使用することもできる）で、従って、同一の値の最上位
ビットを有する一組のレジスタを意味する。このよう
に、図２を参照して説明したように、メモリは、各々16
個のレジスタの行として物理的に組織されているため、
保護ワードの下位４ビットＢ０からＢ３は、物理的に同
一列のレジスタからなるブロックのレジスタの共通アド
レスを規定する。従って、本文では以後、本発明の好ま
しい態様によれば、レジスタブロックは、メモリのシリ
コン上に配列されたレジスタの物理的行によって識別さ
れるものとする。以後、「メモリの物理ページ」という
表現もまた、それが実際にシリコン上に形成された物理
的ページであることから、この種のブロックを指すのに
用いることにする。物理的ページが、指定された回数だ
け再現されて、指定容量のメモリを構成するメモリアレ
イの基本パターンとして定義されることは知られてい
る。これは、メモリの容量は、メモリの物理的ページに
対応するセル（またはビット）数の倍数として表すこと
ができることを意味する。この実施例では、メモリアレ
イの各行が、16個の８ビットレジスタ、すなわち、128
個のメモリセルに対応することから、このメモリは128
に等しい。
【００４３】本発明の有利な態様によれば、メモリの上
位および下位領域を規定する境界アドレスは、この種の
レジスタのブロックのアドレスである。従って、保護可
能領域のサイズもまた物理的ページに対応するセル数の
倍数である。特に、これは、書込み保護可能領域の最小
のサイズが物理的ページに対応するサイズであることを
意味する。これは、メモリが、従来から、同一の物理的
ページの全セルへの同時アクセス（すなわち、「ページ
モード」として知られるアクセスモード）を可能にする
目的で、同一の物理的ページの全セルの選択のための手
段を備えていただけに、特に有利である。図７(a)、７
(b)、７(c)は、メモリ空間ＥＭおよび保護レジスタＰＲ
の三つの概略図を示す。図では、メモリ空間は、メモリ
の物理的ページの数に対応する16行の単一列によって表
されている。行は、Ｌ１からＬ16で示す。保護レジスタ
ＰＲは、第１行Ｌ１の先に示されている。すでにみてき
たように、保護レジスタに記録された保護ワードは、保
護可能なメモリ領域、すなわち保護されることができ
る、あるいは保護されない領域のサイズと位置を指定す
るという二重の機能を備えている。事実、この領域は、
メモリのチップの入力保護端子ＷＣ（図４）に存在する
電圧に応じて、実際に保護されている（ここでは、書込
みモードだが、本発明の原理を変えることなく、読出し
および／または書込み保護を設計することも可能であ
る）か、あるいは保護されていない。この入力は、従っ
て、メモリの保護を可能にする、あるいは可能にしない
機能を備えている。これは、状態が、電子システム（プ
ログラミングまたはいわゆる「ワイヤード」ロジックに
より）によって決定される論理信号を受信することもで
きるが、正の電源もしくはアースに接続してもよい（＋
５電圧またはアースとの物理的接続）ことに留意された
い。
【００４４】図７(a)は、この入力端子がアースに接続
された（ＷＣ＝０）場合のメモリを示す。このとき、メ
モリの保護は可能にならず、従って、メモリレジスタは
すべて書込みアクセス可能である。これは、保護レジス
タに含まれるワードの値が何であれ、メモリは、書込み
保護されないことを意味する。また、保護レジスタも書
込み保護されていない。
【００４５】反対に、図７(b)および７(c)では、保護入
力ＷＣが、正の電源電圧に接続され、論理１状態に対応
するレベルとなっている（ＷＣ＝１）。このとき、メモ
リの保護は可能になる。これは、保護可能なメモリ領域
が実際に保護されていることを意味する。また、保護レ
ジスタは書込み保護されている。従って、保護レジスタ
ＰＲは、読出しおよび／または書込み保護可能メモリ領
域と同じ時間、かつ同じ条件下で書込み保護されてい
る。この構成は、保護レジスタが含む保護ワードが、上
記領域のサイズおよび位置を指定することによって調整
される。保護レジスタが保護領域と同時に保護されない
場合には、その内容を変更したり、従って、メモリ保護
から実質的効果を奪うことが容易になる。
【００４６】図７(b)に示したメモリの状態は、図７(c)
に示したものとは、保護レジスタＰＲに保存された保護
ワードのゾーンビットＢ７の値が異なる。
【００４７】図７(b)では、このビットは、論理０状態
（Ｂ７＝０）にある。保護されるメモリ領域は、このと
き下位領域であり、Ｚ１で示され、例えば、行Ｌ１から
Ｌ３のレジスタを含む。この領域は、灰色の影をつけて
示した。Ｚ２で示される上位領域は、書込み保護されて
いない。従って、ここにデータを書込むために、この領
域に含まれるメモリレジスタにアクセスすることができ
る。
【００４８】図７(c)は、保護ワードのゾーンビットが
論理１状態にあるとき（Ｂ７＝１）のメモリの状態の概
略を示す。このとき、書込み保護されているのは上位領
域Ｚ２であり、下位領域Ｚ１は書込みアクセス可能であ
る。
【００４９】保護レジスタＰＲはこの部分が、すでに述
べたように、保護ワードのビットｂ７の状態が何であ
れ、入力保護端子ＷＣが論理１状態（ＷＣ＝１）になれ
ば、書込み保護される。特定の用途では、メモリチップ
のこの端子ＷＣは、電子システム内部の接続によって送
信された論理信号を受信する。しかし、Ｉ2Ｃ型バスに
より、それ以外の論理接続をまったく使用せずに、外部
に向けて通信するメモリを用いたここでの好ましい使用
の態様では、端子ＷＣは、直接接続によって正の電源に
永久的に接続され、メモリの保護が常にアクティブであ
るようにするのが好ましい。メモリの保護入力端子ＷＣ
がこのように永久的に論理１状態にされたときでも、メ
モリ空間全体を書込みモードにすることが可能である。
保護レジスタＰＲにワード00000000bを書込むだけでよ
い。しかし、レジスタＰＲの内容に少なくとも一回アク
セスし、そこに、保護領域のサイズと位置を規定する保
護ワードを保存するために、メモリを初めて使用する際
に、特定の問題が発生する。この問題は、本発明に従
い、保護レジスタが空白のとき、保護を禁止する手段を
メモリが備えていることによって解決される。このよう
な手段によって、保護は、保護レジスタに保護ワードが
書込まれたときだけアクティブになる。実際、メモリチ
ップのユーザへの引渡しまでは、保護レジスタは、プロ
グラムされたことがないかのように、空白であり、値00
000000bを含んでいる。ユーザは、少なくとも一回、各
自選択した保護ワードを書込み、メモリをカスタム化す
る、すなわち、各自の用途の必要事項にメモリを合わせ
ることができる。従って、前述の手段は、入力保護端子
ＷＣが論理１状態にあるにも拘わらず、保護レジスタＰ
Ｒの書込み保護を禁止するよう設計されている。これら
手段について、図８を参照にして以下に説明する。
【００５０】本発明のメモリの内部構成の概略を図８に
示す。メモリアレイＭＭは、第一に行デコーダＤＬ、第
二に列デコーダＤＣを用いて、アドレスレジスタＲＡに
接続されている。アドレスレジスタＲＡの下位４ビット
Ａ０、Ａ１、Ａ２、Ａ３が、列デコーダＤＣに送信され
る。同様に、アドレスレジスタＲＡの上位４ビットＡ
４、Ａ５、Ａ６、Ａ７が、行デコーダＤＣに送信され
る。読出しまたは書込み操作中のメモリの動作は、シー
ケンサＳＥＱによって誘導される。このシーケンサＳＥ
Ｑは、アドレスレジスタＲＡの８ビットに接続される。
保護される領域のサイズが、16レジスタブロックによっ
てのみ定められる本発明の好ましい態様によれば、この
シーケンサＳＥＱは、実際に、レジスタＲＡの上位４ビ
ットＡ４、Ａ５、Ａ６、Ａ７にしか接続することができ
ない。シーケンサＳＥＱはまた、メモリが接続されてい
るデータバスの回線ＳＣＬにより、クロック信号を受信
する。行デコーダＤＬおよび列デコーダＤＣは、進行中
の読出しまたは書込み操作に関するセルもしくはメモリ
セルのブロックを選択するデマルチプレクサの役割を果
たす。従って、行デコーダは、16ワード回線によりメモ
リアレイに接続される。同様に、列デコーダＤＣは、各
々が選択トランジスタを制御する16回線を介してメモリ
アレイＭＭに接続される。この選択トランジスタによっ
て、メモリレジスタを構成する８個のメモリセルを選択
することができる。
【００５１】読取りおよび書込み回路ＣＬＥも、８ビッ
ト回線を介してメモリアレイに接続されており、この８
ビット回線で、進行中の操作が読出しまたは書込み操作
のいずれであるかに応じて、メモリアレイＭＭからまた
はメモリアレイＭＭへ、データ要素が送信される。この
読取り回路ＣＬＥは、従って、８ビットレジスタである
データレジスタＲＤに接続されている。読取り回路ＣＬ
Ｅは、シーケンサＳＥＱから制御信号を受信し、操作を
許可する。
【００５２】本発明に従い、例えば、８ビットレジスタ
である保護レジスタＰＲは、シーケンサ回路ＳＥＱに接
続されている。このシーケンサは、保護レジスタのビッ
トＢ０からＢ７の状態を永久的に検査する。さらに具体
的には、すでに述べたように、好ましい態様では、この
シーケンサは、書込み保護されるメモリ領域のサイズお
よび位置をそれぞれ規定する下位４ビットＢ０からＢ３
と、最上位ビットＢ７を制御する。シーケンサ回路ＳＥ
Ｑは、レジスタＰＲに含まれる保護ワードの４ビットＢ
０、Ｂ１、Ｂ２、Ｂ３の各値において、アドレスレジス
タＲＡに含まれるアドレスの上位４ビットＡ４、Ａ５、
Ａ６、Ａ７の比較のための手段を備えている。これはビ
ット毎の比較である。
【００５３】本発明に従うメモリは、さらに、保護信号
PROTを発生する保護手段ＰＭを含む。この保護信号は、
読出し／書込み回路ＣＬＥの入力に送信され、読出しま
たは書込み操作を許可、あるいは許可しない。これら手
段は、第１のNANDゲートＮ１を含む。このNANDゲートＮ
１の第１の入力は、シーケンサＳＥＱによって発生され
る信号PROT1を受信し、その第２の入力は、インバータ
Ｉ１を介して送信されるビットＢ７の相補論理信号を受
信する。これらの手段は、第２のNANDゲートＮ２を備
え、このNANDゲートＮ２は第１の入力で、シーケンサＳ
ＥＱによって発生される信号PROT2を受信し、第２の入
力で、保護レジスタＰＲのビットＢ７によって決定され
る論理状態を受信する。信号PROT1は、ワードA7A6A5A4
がワードb3b2b1b0より小さい（A7A6A5A4＜b3b2b1b0）と
き論理１状態で、それ以外の場合には、論理０状態にあ
る。信号PROT2は、ワードA7A6A5A4がワードb3b2b1b0よ
り大きい（A7A6A5A4＞b3b2b1b0）とき、論理１状態で、
それ以外の場合には、論理０状態にある。NANDゲートＮ
１およびＮ２の出力は、第３NANDゲートＮ３の２つの入
力に送信される。このゲートＮ３の出力は、３入力NAND
ゲートＮ４の第１の入力に送信され、その第２の入力
は、メモリの保護入力ＷＣに存在する信号を受信し、そ
の第３の入力は、信号BURNPRを受信する。信号BURNPRの
役割について、以下に説明する。この論理信号は、セル
ＳＰＲの状態によって決定される。このセルは、例え
ば、メモリアレイＭＭおよび保護レジスタＰＲのそれと
は別のEEPROMセルである。セルＳＰＲの機能は、保護レ
ジスタＰＲが空白か否かを示すことである。NANDゲート
Ｎ４の出力は、第２インバータＩ２の入力に送信され、
第２インバータＩ２の出力は保護信号PROTを送信する。
この信号は、メモリ読取り／書込み回路ＣＬＥの適切な
入力に送信される。
【００５４】保護手段ＰＭは、次のように動作する。メ
モリがユーザに引き渡されるとき、セルＳＰＲは、論理
０状態にある。これは、保護レジスタＰＲが一度もプロ
グラムされていない、すなわち、空白であることを意味
する。従って、保護信号ＷＣでの論理状態と、信号PROT
1、PROT2およびビットｂ７の論理状態が何であれ、信号
PROTは論理０状態にある。その結果、読取り／書込み回
路ＣＬＥは、シーケンサＳＥＱによって送信された命令
の受信時に、書込み操作を実行する。言い換えれば、メ
モリのレジスタはすべて、保護レジスタが空白である限
り、書込みアクセス可能である。
【００５５】メモリが受信した制御シーケンスが、保護
レジスタＰＲへの書込みシーケンス（構成要素の識別コ
ードが0110bに等しい）のとき、レジスタＰＲへの書込
み（このレジスタが、書込みアクセス可能のとき）は、
同時に、セルＳＰＲへの論理１値の書込みを行う。これ
は、特に、レジスタＰＲへの最初の書込み操作の際に起
こる。従って、この最初の操作の後、セルＳＰＲは論理
１状態になるが、これは、保護レジスタＰＲがもはや空
白ではないことを意味する。このとき、ゲートＮ４の入
力に送信された信号BURNPRは、論理１状態にある。後に
わかるだろうが、保護レジスタＰＲが空白のとき、入力
保護端子ＷＣは例えば正の電源に物理的に接続されてい
るので、入力保護端子ＷＣが論理１状態にあるときで
も、セルＳＰＲを使用して、メモリの保護を禁止する。
この禁止機能は、3-入力NANDゲートＮ４と組み合わせた
保護手段ＰＭ内で実現される。勿論、同様の手段を考慮
することもできる。保護レジスタは、もはや空白ではな
く（ＳＰＲ＝１）、信号PROTは、二つの条件：第一に、
保護入力ＷＣが論理１状態にあること、第二に、A7A6A5
A4＜b3b2b1b0かつｂ７＝０、またはA7A6A5A4＞b3b2b1b0
かつｂ７＝１を満たしている限りにおいて、論理１状態
にある。
【００５６】読取り／書込み回路ＣＬＥの入力に送信さ
れた信号PROTは、例えば、チャージポンプに作用する。
このポンプの役割は、あらゆる書込み操作に必要なメモ
リアレイＭＭのEEPROM用の高プログラミング電圧を発生
することである。従って、信号PROTが論理１状態にある
とき、チャージポンプの動作が禁止され、回路ＣＬＥに
よる書込み操作が、実施できないようにする。保護信号
のその他のモードの作用は、例えば、適切な組合せ論理
回路を通じて、書込み操作の実施を防止するための、シ
ーケンサＳＥＱへの作用等と考えることができる。
【００５７】保護レジスタＰＲへの書込みが、好ましく
は、回路ＣＬＥおよびシーケンサＳＥＱによって行われ
ることに留意されたい。しかし、このレジスタへの書込
みを実施するために、当業者には公知の特定の手段を使
用することも可能である。
【００５８】結論として、本発明により、ユーザは、保
護可能領域の位置、すなわち、この領域がメモリの上位
もしくは下位のいずれであるべきかを決定することがで
きる。特に、同一の電子システムが、保護可能領域が上
位にあることが決定された本発明に従う少なくとも一つ
のメモリと、保護可能領域が下位にあることが決定され
た少なくとも一つの別のメモリとを内蔵することもでき
る。言い換えれば、これらメモリの各々について、メモ
リの上位および下位における保護可能領域の位置が、他
のメモリ（一つまたは複数の）とは関係なく決定され
る。従って、これは、ユーザに極めて大きな可能性をも
たらし、ユーザは、両方の位置決定の形態における利点
を得ることができる。
【００５９】さらに、特定のレジスタあるいはレジスタ
ブロック（メモリレジスタのサイズおよびアドレスをコ
ード化するのに保護レジスタ中で利用可能なビット数に
応じて）の単一の境界アドレスを用いて、本発明に従う
保護可能領域のサイズが決定された状態に維持されるこ
とがわかるであろう。しかも、非保護レジスタのブロッ
クは、隣接するレジスタのブロックのままである。
【００６０】以上、各々が256個の８ビットレジスタを
備えるメモリへの適用に関して本発明を説明してきた
が、このように組織されたメモリにその原理が限定され
るわけではないことはいうまでもない。また、Ｉ2Ｃ標
準規格に従う通信プロトコルを用いたシリアルアクセス
メモリへの適用は純粋に例をして示したにすぎず、本発
明の範囲を何ら制限するものではない。
【図面の簡単な説明】
【図１】従来のメモリのメモリ空間の組織を示す図であ
る。
【図２】本発明のメモリのメモリ空間の組織を示す図で
ある。
【図３】メモリを内蔵する電子システムの一態様を示す
図である。
【図４】Ｉ2Ｃ通信プロトコルを用いた本発明のメモリ
チップの接続を示す図である。
【図５】(a)および(b)は、Ｉ2Ｃ通信プロトコルを用い
たメモリへの書込みシーケンスを示すタイミング図であ
る。
【図６】保護レジスタのビットを示す図である。
【図７】(a)から(c)は、レジスタブロックにより組織さ
れるメモリの三つの構成を示す概略図である。
【図８】本発明のメモリの内部組織を示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 モハマド シェハディ フランス国 13100 エクサン プロヴァ ンス リュ デ ククス レジダンス ロ マリン ベー 71

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 個別に、あるいはブロックごとにアドレ
    ス可能なメモリレジスタを備える電気的に消去再書込み
    可能な不揮発性メモリであって、このメモリが、さら
    に、書込み保護可能メモリ領域のサイズと、メモリの上
    位もしくは下位におけるこのメモリ領域の位置とを規定
    するために、保護ワードを書き込むことのできる保護レ
    ジスタを含むことを特徴とするメモリ。
  2. 【請求項２】 境界アドレスと呼ばれ、上位および下位
    領域にメモリ空間を分割する未指定のメモリレジスタま
    たはメモリレジスタブロックのアドレスをコード化する
    所定数のビットと、上記二つのメモリ領域のうちどちら
    が保護可能かを決定する値を持つビット領域とを上記保
    護ワードが含む請求項１に記載のメモリ。
  3. 【請求項３】 境界アドレスが、メモリの物理的ページ
    に対応するレジスタブロックのアドレスである請求項２
    に記載のメモリ。
  4. 【請求項４】 保護レジスタが、メモリレジスタとは物
    理的に異なる請求項１から３のいずれか一項に記載のメ
    モリ。
  5. 【請求項５】 保護レジスタが、読出し保護可能および
    ／または書込み保護可能であるメモリ領域と同じ時間、
    同じ条件で、書込み保護される請求項１から４のいずれ
    か一項に記載のメモリ。
  6. 【請求項６】 メモリの指定入力端子が論理１レベルに
    なったとき、保護可能なメモリ領域が実際に保護される
    請求項１から５のいずれか一項にに記載のメモリ。
  7. 【請求項７】 上記メモリが、Ｉ2Ｃ型プロトコルを用
    いた直列アクセスメモリであり、書込みまたは読出しシ
    ーケンスの開始時に受信した選択ワードの四つの最上位
    ビットが、メモリレジスタの内容へのアクセスのための
    第１の値と、保護レジスタの内容へのアクセスのための
    第２の値を示す請求項１から６のいずれか一項に記載の
    メモリ。
  8. 【請求項８】 保護レジスタが空白のとき、保護を禁止
    する手段を含む保護信号を発生する保護手段を備える請
    求項１から７のいずれか一項に記載のメモリ。
  9. 【請求項９】 請求項１から８のいずれか一項に記載の
    メモリを内蔵することを特徴とする電子システム。
  10. 【請求項10】 請求項１から９のいずれか一項に記載の
    少なくとも二つのメモリを内蔵する電子システムにおい
    て、これらメモリの各々について、メモリの上位または
    下位における保護可能な領域の位置が、他方のメモリと
    は無関係に規定されることを特徴とする電子システム。
JP10304597A 1997-10-24 1998-10-26 読出しおよび／または書込み保護可能領域を含む電気的に消去再書込み可能な不揮発性メモリ、ならびにこのメモリを内蔵した電子システム Withdrawn JPH11203204A (ja)

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