JPH05217385A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05217385A JPH05217385A JP1923392A JP1923392A JPH05217385A JP H05217385 A JPH05217385 A JP H05217385A JP 1923392 A JP1923392 A JP 1923392A JP 1923392 A JP1923392 A JP 1923392A JP H05217385 A JPH05217385 A JP H05217385A
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Abstract
(57)【要約】
【構成】 選択されたメモリセル・トランジスタＱ11に
よるビット線Ｂ1の電位をダミーセル・トランジスタＱD
1、ＱD2、ＱD3による参照電圧ＶREF1、ＶREF2、ＶREF3
と比較する第１比較回路５と第２比較回路６を設けた。 【効果】 第１比較回路５と第２比較回路６での比較マ
ージンを大きくして、メモリセル１に記憶された情報を
安定して読み出すことができる。
よるビット線Ｂ1の電位をダミーセル・トランジスタＱD
1、ＱD2、ＱD3による参照電圧ＶREF1、ＶREF2、ＶREF3
と比較する第１比較回路５と第２比較回路６を設けた。 【効果】 第１比較回路５と第２比較回路６での比較マ
ージンを大きくして、メモリセル１に記憶された情報を
安定して読み出すことができる。
Description
【０００１】
【産業上の利用分野】本発明は、３値以上の多値情報を
メモリセル・トランジスタのしきい値の相違によって記
憶する半導体記憶装置に関する。
メモリセル・トランジスタのしきい値の相違によって記
憶する半導体記憶装置に関する。
【０００２】
【従来の技術】マスクＲＯＭ等の半導体記憶装置では、
メモリセル・トランジスタのしきい値の相違によって情
報の記憶を行う場合が多い。
メモリセル・トランジスタのしきい値の相違によって情
報の記憶を行う場合が多い。
【０００３】このメモリセル・トランジスタに２値情報
を記憶させる場合には、選択時に２種類のしきい値の間
のゲート電圧をこのメモリセル・トランジスタに印加し
てオン又はオフのいずれかの状態に飽和させればよいの
で、十分なマージンで読み出しを行うことができる。
を記憶させる場合には、選択時に２種類のしきい値の間
のゲート電圧をこのメモリセル・トランジスタに印加し
てオン又はオフのいずれかの状態に飽和させればよいの
で、十分なマージンで読み出しを行うことができる。
【０００４】しかしながら、３値以上の多値情報を記憶
する場合には、３種類以上のしきい値が必要となり、所
定のゲート電圧を印加したメモリセル・トランジスタの
出力電圧を２種類以上の参照電圧と比較して情報の読み
出しを行う必要がある。
する場合には、３種類以上のしきい値が必要となり、所
定のゲート電圧を印加したメモリセル・トランジスタの
出力電圧を２種類以上の参照電圧と比較して情報の読み
出しを行う必要がある。
【０００５】ここで、３値情報の記憶を行う従来の半導
体記憶装置の読み出し回路を図３に示す。例えばメモリ
セル・トランジスタＱ11からデータを読み出す場合に
は、まずコラムアドレスに基づいてコラム選択回路１１
がビット線Ｂ1をデータ線Ｄに接続すると共に、ＣＰ信
号を活性状態とすることにより充電回路１２がこのデー
タ線Ｄを介してビット線Ｂ1をＶ0電位にプリチャージす
る。また、ローアドレスに基づいてワード線ＷＬ1を選
択し、メモリセル・トランジスタＱ11に電源電圧ＶCCレ
ベルのゲート電圧を印加する。
体記憶装置の読み出し回路を図３に示す。例えばメモリ
セル・トランジスタＱ11からデータを読み出す場合に
は、まずコラムアドレスに基づいてコラム選択回路１１
がビット線Ｂ1をデータ線Ｄに接続すると共に、ＣＰ信
号を活性状態とすることにより充電回路１２がこのデー
タ線Ｄを介してビット線Ｂ1をＶ0電位にプリチャージす
る。また、ローアドレスに基づいてワード線ＷＬ1を選
択し、メモリセル・トランジスタＱ11に電源電圧ＶCCレ
ベルのゲート電圧を印加する。
【０００６】上述の状態でＣＰ信号を不活性状態に戻し
充電回路１２を停止させると、ビット線Ｂ1は、メモリ
セル・トランジスタＱ11のしきい値の設定に応じて電位
が変化することになる。即ち、例えばメモリセル・トラ
ンジスタＱ11が低いしきい値Ｖth1（約０．５Ｖ）に設
定されている場合には、オン状態となって相互コンダク
タンスも十分に大きくなるため、このメモリセル・トラ
ンジスタＱ11を介して大きな放電電流が流れる。従っ
て、ビット線Ｂ1の電位は、図４の放電特性Ｅ1に示すよ
うに、急速に低下する。また、メモリセル・トランジス
タＱ11が中間のしきい値Ｖth2（約２．５Ｖ）に設定さ
れている場合にもオン状態となるが、相互コンダクタン
スはあまり大きくならないため、放電電流もしきい値Ｖ
th1の場合より少なくなる。従って、ビット線Ｂ1の電位
は、放電特性Ｅ2に示すように、比較的緩やかに低下す
る。さらに、メモリセル・トランジスタＱ11が電源電圧
ＶＣＣレベルよりも高いしきい値Ｖｔｈ３に設定されて
いる場合には、オフ状態となって相互コンダクタンスが
極めて小さくなるため、放電電流もほとんど流れない。
従って、ビット線Ｂ1の電位は、放電特性Ｅ3 に示すよ
うに、Ｖ0電位のままとなる。
充電回路１２を停止させると、ビット線Ｂ1は、メモリ
セル・トランジスタＱ11のしきい値の設定に応じて電位
が変化することになる。即ち、例えばメモリセル・トラ
ンジスタＱ11が低いしきい値Ｖth1（約０．５Ｖ）に設
定されている場合には、オン状態となって相互コンダク
タンスも十分に大きくなるため、このメモリセル・トラ
ンジスタＱ11を介して大きな放電電流が流れる。従っ
て、ビット線Ｂ1の電位は、図４の放電特性Ｅ1に示すよ
うに、急速に低下する。また、メモリセル・トランジス
タＱ11が中間のしきい値Ｖth2（約２．５Ｖ）に設定さ
れている場合にもオン状態となるが、相互コンダクタン
スはあまり大きくならないため、放電電流もしきい値Ｖ
th1の場合より少なくなる。従って、ビット線Ｂ1の電位
は、放電特性Ｅ2に示すように、比較的緩やかに低下す
る。さらに、メモリセル・トランジスタＱ11が電源電圧
ＶＣＣレベルよりも高いしきい値Ｖｔｈ３に設定されて
いる場合には、オフ状態となって相互コンダクタンスが
極めて小さくなるため、放電電流もほとんど流れない。
従って、ビット線Ｂ1の電位は、放電特性Ｅ3 に示すよ
うに、Ｖ0電位のままとなる。
【０００７】このようにしてメモリセル・トランジスタ
Ｑ11のしきい値の設定に応じて変化するビット線Ｂ1の
電位は、データ線Ｄを介して第１比較回路１３と第２比
較回路１４とに入力される。また、これら第１比較回路
１３と第２比較回路１４には、参照電圧発生回路１５か
らの参照電圧ＶREF1、ＶREF2がそれぞれ入力される。参
照電圧ＶREF1の電位は、図４に示すように、上記放電特
性Ｅ1と放電特性Ｅ2との中間の速度でＶ0電位から低下
するようになっている。また、参照電圧ＶREF2の電位
は、放電特性Ｅ2よりもさらに緩やかに電位が低下する
ようになっている。従って、図４の時刻ｔ１から時刻ｔ
２までの間に、これら第１比較回路１３と第２比較回路
１４によってデータ線Ｄの電位を参照電圧ＶREF1、ＶRE
F2とそれぞれ比較すれば、その比較結果ＳＡ1、ＳＡ2に
基づいてメモリセル・トランジスタＱ11に設定されたし
きい値を判断し、記憶された情報を読み出すことができ
る。
Ｑ11のしきい値の設定に応じて変化するビット線Ｂ1の
電位は、データ線Ｄを介して第１比較回路１３と第２比
較回路１４とに入力される。また、これら第１比較回路
１３と第２比較回路１４には、参照電圧発生回路１５か
らの参照電圧ＶREF1、ＶREF2がそれぞれ入力される。参
照電圧ＶREF1の電位は、図４に示すように、上記放電特
性Ｅ1と放電特性Ｅ2との中間の速度でＶ0電位から低下
するようになっている。また、参照電圧ＶREF2の電位
は、放電特性Ｅ2よりもさらに緩やかに電位が低下する
ようになっている。従って、図４の時刻ｔ１から時刻ｔ
２までの間に、これら第１比較回路１３と第２比較回路
１４によってデータ線Ｄの電位を参照電圧ＶREF1、ＶRE
F2とそれぞれ比較すれば、その比較結果ＳＡ1、ＳＡ2に
基づいてメモリセル・トランジスタＱ11に設定されたし
きい値を判断し、記憶された情報を読み出すことができ
る。
【０００８】
【発明が解決しようとする課題】ところが、上記従来の
読み出し回路では、メモリセル・トランジスタＱ11が例
えばしきい値Ｖth2に設定されている場合、放電特性Ｅ2
と参照電圧ＶREF1との電位差が放電特性Ｅ1、Ｅ2間の２
分の１しかなく、また、参照電圧ＶREF2との電位差も放
電特性Ｅ2、Ｅ3間の２分の１以下となり、第１比較回路
１３と第２比較回路１４での比較マージンが小さくな
る。しかも、実際にメモリセル・トランジスタＱ11に設
定するしきい値には誤差があり、ビット線Ｂ1の寄生容
量等にもバラツキが生じるので、このような小さい比較
マージンでは、必ずしも十分ではない場合が多い。
読み出し回路では、メモリセル・トランジスタＱ11が例
えばしきい値Ｖth2に設定されている場合、放電特性Ｅ2
と参照電圧ＶREF1との電位差が放電特性Ｅ1、Ｅ2間の２
分の１しかなく、また、参照電圧ＶREF2との電位差も放
電特性Ｅ2、Ｅ3間の２分の１以下となり、第１比較回路
１３と第２比較回路１４での比較マージンが小さくな
る。しかも、実際にメモリセル・トランジスタＱ11に設
定するしきい値には誤差があり、ビット線Ｂ1の寄生容
量等にもバラツキが生じるので、このような小さい比較
マージンでは、必ずしも十分ではない場合が多い。
【０００９】このため、従来の半導体記憶装置では、メ
モリセル・トランジスタにしきい値として多値情報を記
憶する場合に、比較マージンが不足して安定した読み出
しを行うことができない場合があるという問題があっ
た。
モリセル・トランジスタにしきい値として多値情報を記
憶する場合に、比較マージンが不足して安定した読み出
しを行うことができない場合があるという問題があっ
た。
【００１０】本発明は、上記事情に鑑み、選択されたメ
モリセル・トランジスタの出力電位を同じ特性のダミー
セル・トランジスタの出力電位と比較することにより、
比較マージンを大きくして安定した読み出しを行うこと
ができる半導体記憶装置を提供することを目的としてい
る。
モリセル・トランジスタの出力電位を同じ特性のダミー
セル・トランジスタの出力電位と比較することにより、
比較マージンを大きくして安定した読み出しを行うこと
ができる半導体記憶装置を提供することを目的としてい
る。
【００１１】
【課題を解決するための手段】本発明の半導体記憶装置
は、データの読み出し時に一定電位にプリチャージされ
るビット線が、予め定められた３値以上の複数の相互コ
ンダクタンスのうちいずれかの値を示すように設定さ
れ、かつ、データ読み出し時にいずれか１個が選択され
て所定のゲート電圧が印加されるメモリセル・トランジ
スタがビット線に多数接続されたメモリセルアレイを有
する半導体記憶装置であって、該複数の相互コンダクタ
ンスのうちの互いに異なるいずれかの値を示すように設
定され、かつ、データ読み出し時にそれぞれ所定のゲー
ト電圧が印加される複数個のダミーセル・トランジスタ
と、それぞれいずれかのダミーセル・トランジスタが接
続され、データ読み出し時にそれぞれの接続されている
ダミーセル・トランジスタに応じた電位を発生する複数
本のダミービット線と、相互コンダクタンスの設定値が
互いに隣接する少なくとも２本のダミービット線の全て
の組み合わせについて、各組み合わせごとに、ビット線
と少なくとも２本のダミービット線とを入力し、比較結
果をそれぞれ出力する比較回路とを備えており、そのこ
とにより上記目的が達成される。
は、データの読み出し時に一定電位にプリチャージされ
るビット線が、予め定められた３値以上の複数の相互コ
ンダクタンスのうちいずれかの値を示すように設定さ
れ、かつ、データ読み出し時にいずれか１個が選択され
て所定のゲート電圧が印加されるメモリセル・トランジ
スタがビット線に多数接続されたメモリセルアレイを有
する半導体記憶装置であって、該複数の相互コンダクタ
ンスのうちの互いに異なるいずれかの値を示すように設
定され、かつ、データ読み出し時にそれぞれ所定のゲー
ト電圧が印加される複数個のダミーセル・トランジスタ
と、それぞれいずれかのダミーセル・トランジスタが接
続され、データ読み出し時にそれぞれの接続されている
ダミーセル・トランジスタに応じた電位を発生する複数
本のダミービット線と、相互コンダクタンスの設定値が
互いに隣接する少なくとも２本のダミービット線の全て
の組み合わせについて、各組み合わせごとに、ビット線
と少なくとも２本のダミービット線とを入力し、比較結
果をそれぞれ出力する比較回路とを備えており、そのこ
とにより上記目的が達成される。
【００１２】
【作用】データ読み出し時に、いずれか１個のメモリセ
ル・トランジスタを選択して所定のゲート電圧を印加す
ると、一定電位にプリチャージされていたビット線は、
選択されたメモリセル・トランジスタを介して電源への
放電又は電源からの充電が行われる。ただし、このメモ
リセル・トランジスタを介する放電電流又は充電電流の
大きさは、そのメモリセル・トランジスタが予め設定さ
れた相互コンダクタンスの値によって異なるので、ビッ
ト線の電位の時間に伴う変化もこの設定に応じて相違が
生じる。
ル・トランジスタを選択して所定のゲート電圧を印加す
ると、一定電位にプリチャージされていたビット線は、
選択されたメモリセル・トランジスタを介して電源への
放電又は電源からの充電が行われる。ただし、このメモ
リセル・トランジスタを介する放電電流又は充電電流の
大きさは、そのメモリセル・トランジスタが予め設定さ
れた相互コンダクタンスの値によって異なるので、ビッ
ト線の電位の時間に伴う変化もこの設定に応じて相違が
生じる。
【００１３】また、データ読み出し時には、全てのダミ
ーセル・トランジスタにそれぞれ所定のゲート電圧が印
加されるので、上記と同様に、一定電位にプリチャージ
されていたダミービット線の電位がそれぞれ接続される
ダミーセル・トランジスタの設定に応じて時間と共に異
なる変化を示す。そして、選択されたメモリセル・トラ
ンジスタと同じ設定のダミーセル・トランジスタが接続
されたダミービット線については、ビット線とほぼ同様
の電位の変化を示すことになる。
ーセル・トランジスタにそれぞれ所定のゲート電圧が印
加されるので、上記と同様に、一定電位にプリチャージ
されていたダミービット線の電位がそれぞれ接続される
ダミーセル・トランジスタの設定に応じて時間と共に異
なる変化を示す。そして、選択されたメモリセル・トラ
ンジスタと同じ設定のダミーセル・トランジスタが接続
されたダミービット線については、ビット線とほぼ同様
の電位の変化を示すことになる。
【００１４】比較回路は、これら各ダミービット線の電
位とビット線の電位とをそれぞれ比較する。ただし、こ
れは、相互コンダクタンスの設定値が互いに隣接する２
本のダミービット線の全ての組み合わせについて、各組
み合わせにおける２本のダミービット線の電位とビット
線の電位とが比較される。しかも、各組み合わせにおい
ては、ビット線の電位との電位差が大きい方のダミービ
ット線の電位と、このビット線の電位との比較結果のみ
をそれぞれ出力するようになっている。
位とビット線の電位とをそれぞれ比較する。ただし、こ
れは、相互コンダクタンスの設定値が互いに隣接する２
本のダミービット線の全ての組み合わせについて、各組
み合わせにおける２本のダミービット線の電位とビット
線の電位とが比較される。しかも、各組み合わせにおい
ては、ビット線の電位との電位差が大きい方のダミービ
ット線の電位と、このビット線の電位との比較結果のみ
をそれぞれ出力するようになっている。
【００１５】すると、選択されたメモリセル・トランジ
スタの設定が複数の相互コンダクタンスの両端の値のい
ずれでもない場合には、これと同じ設定のダミーセル・
トランジスタが接続されたダミービット線の電位を比較
対象とする２つの組み合わせの比較結果が互いに逆にな
る。そして、その他の組み合わせについては、双方のダ
ミービット線の電位が共にビット線の電位よりも高いか
低いかのいずれかとなり、それに応じた比較結果が出力
される。また、選択されたメモリセル・トランジスタの
設定が複数の相互コンダクタンスの両端の値であった場
合には、これと同じ設定のダミーセル・トランジスタが
接続されたダミービット線の電位を比較対象とする組み
合わせが１組だけとなり、しかも、この組み合わせでの
比較結果が他の全ての組み合わせの比較結果と一致す
る。
スタの設定が複数の相互コンダクタンスの両端の値のい
ずれでもない場合には、これと同じ設定のダミーセル・
トランジスタが接続されたダミービット線の電位を比較
対象とする２つの組み合わせの比較結果が互いに逆にな
る。そして、その他の組み合わせについては、双方のダ
ミービット線の電位が共にビット線の電位よりも高いか
低いかのいずれかとなり、それに応じた比較結果が出力
される。また、選択されたメモリセル・トランジスタの
設定が複数の相互コンダクタンスの両端の値であった場
合には、これと同じ設定のダミーセル・トランジスタが
接続されたダミービット線の電位を比較対象とする組み
合わせが１組だけとなり、しかも、この組み合わせでの
比較結果が他の全ての組み合わせの比較結果と一致す
る。
【００１６】従って、比較回路の各組み合わせにおける
比較結果が全て一致しない場合、選択されたメモリセル
・トランジスタは、比較結果が異なる組み合わせ間で共
通して比較対象となった１本のダミービット線に接続さ
れるダミーセル・トランジスタと同じ設定が行われてい
ると判断することができる。また、比較回路の全ての組
み合わせの比較結果が一致した場合には、選択されたメ
モリセル・トランジスタの設定値がその比較結果に応じ
た両端のいずれかの値であると判断することができる。
しかも、これらの比較の際のマージンは、少なくとも相
互コンダクタンスを複数の値に設定したときの最小設定
ピッチ以上の幅を有することになる。
比較結果が全て一致しない場合、選択されたメモリセル
・トランジスタは、比較結果が異なる組み合わせ間で共
通して比較対象となった１本のダミービット線に接続さ
れるダミーセル・トランジスタと同じ設定が行われてい
ると判断することができる。また、比較回路の全ての組
み合わせの比較結果が一致した場合には、選択されたメ
モリセル・トランジスタの設定値がその比較結果に応じ
た両端のいずれかの値であると判断することができる。
しかも、これらの比較の際のマージンは、少なくとも相
互コンダクタンスを複数の値に設定したときの最小設定
ピッチ以上の幅を有することになる。
【００１７】この結果、本発明の半導体記憶装置によれ
ば、選択されたメモリセル・トランジスタの出力電位を
ダミーセル・トランジスタの出力電位と比較し、かつ、
同じ設定のダミーセル・トランジスタの出力電位との比
較を無視することができるので、比較マージンを大きく
して安定した読み出しを行うことができる。
ば、選択されたメモリセル・トランジスタの出力電位を
ダミーセル・トランジスタの出力電位と比較し、かつ、
同じ設定のダミーセル・トランジスタの出力電位との比
較を無視することができるので、比較マージンを大きく
して安定した読み出しを行うことができる。
【００１８】なお、通常の半導体記憶装置は、上記多数
のメモリセル・トランジスタを接続するビット線が複数
本設けられているので、データ読み出し時に選択回路に
よっていずれかのビット線のみを１本のデータ線に接続
し、このデータ線の電位を当該選択されたビット線の電
位として比較を行うようにする。また、ビット線とダミ
ービット線は、メモリセル・トランジスタ又はダミーセ
ル・トランジスタを介して、通常は接地電源に接続され
るので、プリチャージされた電位が放電により低下する
ことになる。
のメモリセル・トランジスタを接続するビット線が複数
本設けられているので、データ読み出し時に選択回路に
よっていずれかのビット線のみを１本のデータ線に接続
し、このデータ線の電位を当該選択されたビット線の電
位として比較を行うようにする。また、ビット線とダミ
ービット線は、メモリセル・トランジスタ又はダミーセ
ル・トランジスタを介して、通常は接地電源に接続され
るので、プリチャージされた電位が放電により低下する
ことになる。
【００１９】
【実施例】本発明を実施例について以下に説明する。
【００２０】図１に本発明の一実施例を示す。本実施例
は、３値情報（１．５ビット）を記憶するマスクＲＯＭ
である。メモリセル１は、ビット線Ｂ1をメモリセル・
トランジスタＱ11を介して接地した回路によって構成さ
れている。このメモリセル・トランジスタＱ11は、予め
記憶すべき３値の情報に応じて、低いしきい値Ｖth1
（約０．５Ｖ）、中間のしきい値Ｖth2（約２．５Ｖ）
又は電源電圧ＶCCレベルよりも高いしきい値Ｖth3のい
ずれかに設定されている。設定するしきい値が異なる
と、これに応じてゲート電圧に対するドレイン電流の比
を示す相互コンダクタンスも異なることになり、同じゲ
ート電圧を印加してもドレイン・ソース間に流れる電流
の大きさに相違が生じる。メモリセル・トランジスタＱ
11のゲートは、ワード線ＷＬ1に接続されている。ビッ
ト線Ｂ1は、コラム選択回路２を介してデータ線Ｄに接
続されている。コラム選択回路２は、ビット線Ｂ1とデ
ータ線Ｄとの間に挿入されたＮＭＯＳトランジスタＱ1
からなり、ビット線Ｂ1を選択するＣＳｅｌ1信号が活性
状態になるとオンになる。なお、ビット線Ｂ1には、実
際にはさらに多数のメモリセルが接続され、各メモリセ
ルのメモリセル・トランジスタのゲートがそれぞれ異な
るワード線に接続されている。また、実際には、このよ
うなビット線も多数設けられ、コラムアドレスに基づい
てコラム選択回路がいずれか１本のビット線のみをデー
タ線Ｄに接続するようになっている。
は、３値情報（１．５ビット）を記憶するマスクＲＯＭ
である。メモリセル１は、ビット線Ｂ1をメモリセル・
トランジスタＱ11を介して接地した回路によって構成さ
れている。このメモリセル・トランジスタＱ11は、予め
記憶すべき３値の情報に応じて、低いしきい値Ｖth1
（約０．５Ｖ）、中間のしきい値Ｖth2（約２．５Ｖ）
又は電源電圧ＶCCレベルよりも高いしきい値Ｖth3のい
ずれかに設定されている。設定するしきい値が異なる
と、これに応じてゲート電圧に対するドレイン電流の比
を示す相互コンダクタンスも異なることになり、同じゲ
ート電圧を印加してもドレイン・ソース間に流れる電流
の大きさに相違が生じる。メモリセル・トランジスタＱ
11のゲートは、ワード線ＷＬ1に接続されている。ビッ
ト線Ｂ1は、コラム選択回路２を介してデータ線Ｄに接
続されている。コラム選択回路２は、ビット線Ｂ1とデ
ータ線Ｄとの間に挿入されたＮＭＯＳトランジスタＱ1
からなり、ビット線Ｂ1を選択するＣＳｅｌ1信号が活性
状態になるとオンになる。なお、ビット線Ｂ1には、実
際にはさらに多数のメモリセルが接続され、各メモリセ
ルのメモリセル・トランジスタのゲートがそれぞれ異な
るワード線に接続されている。また、実際には、このよ
うなビット線も多数設けられ、コラムアドレスに基づい
てコラム選択回路がいずれか１本のビット線のみをデー
タ線Ｄに接続するようになっている。
【００２１】データ線Ｄには、充電回路３と負荷回路４
とが接続されている。充電回路３は、読み出しの際にＣ
Ｐ信号が活性化することによってビット線Ｂ1をＶ0電位
にプリチャージする回路である。また、データ線Ｄは、
第１比較回路５と第２比較回路６の一方の入力にそれぞ
れ接続されている。負荷回路４は、データ線Ｄの負荷を
設定するための回路である。
とが接続されている。充電回路３は、読み出しの際にＣ
Ｐ信号が活性化することによってビット線Ｂ1をＶ0電位
にプリチャージする回路である。また、データ線Ｄは、
第１比較回路５と第２比較回路６の一方の入力にそれぞ
れ接続されている。負荷回路４は、データ線Ｄの負荷を
設定するための回路である。
【００２２】本実施例では、３本のダミービット線ＢD
1、ＢD2、ＢD3が設けられ、それぞれダミーセル７、
８、９が接続されている。各ダミーセル７〜９は、ダミ
ービット線ＢD1〜ＢD3をダミーセル・トランジスタＱD1
〜ＱD3を介して接地した回路によってそれぞれ構成され
ている。ダミーセル・トランジスタＱD1は、しきい値Ｖ
th1に設定されたメモリセル・トランジスタと同じ特性
のＮＭＯＳトランジスタであり、ダミーセル・トランジ
スタＱD2は、しきい値Ｖth2に設定されたメモリセル・
トランジスタと同じ特性のＮＭＯＳトランジスタであ
り、ダミーセル・トランジスタＱD3は、しきい値Ｖth3
に設定されたメモリセル・トランジスタと同じ特性のＮ
ＭＯＳトランジスタである。また、これらのダミーセル
・トランジスタＱD1〜ＱD3のゲートも、ワード線ＷＬ1
に接続されている。なお、各ダミービット線ＢD1〜ＢD3
には、実際にはさらに多数のダミーセルが接続され、各
ダミーセルのダミーセル・トランジスタのゲートがそれ
ぞれ異なるワード線に接続されている。各ダミービット
線ＢD1〜ＢD3には、上記充電回路３と負荷回路４とがそ
れぞれ接続されている。また、ダミービット線ＢD1、Ｂ
D2は、それぞれ第１比較回路５の他方の入力に接続さ
れ、それぞれ負荷回路とダミーセル・トランジスタＱD
1、ＱD2により発生される参照電圧ＶREF1と参照電圧ＶR
EF2を入力するようになっている。さらに、ダミービッ
ト線ＢD2、ＢD3は、それぞれ第２比較回路６の他方の入
力に接続され、それぞれ負荷回路とダミーセル・トラン
ジスタＱD2、ＱD3により発生される参照電圧ＶREF2と参
照電圧ＶREF3を入力するようになっている。なお、これ
らのダミービット線ＢD1〜ＢD3は、コラムアドレスにか
かわらず、それぞれ常時オンとなるＮＭＯＳトランジス
タＱ2〜Ｑ4によって常に第１比較回路５及び第２比較回
路６に接続されている。
1、ＢD2、ＢD3が設けられ、それぞれダミーセル７、
８、９が接続されている。各ダミーセル７〜９は、ダミ
ービット線ＢD1〜ＢD3をダミーセル・トランジスタＱD1
〜ＱD3を介して接地した回路によってそれぞれ構成され
ている。ダミーセル・トランジスタＱD1は、しきい値Ｖ
th1に設定されたメモリセル・トランジスタと同じ特性
のＮＭＯＳトランジスタであり、ダミーセル・トランジ
スタＱD2は、しきい値Ｖth2に設定されたメモリセル・
トランジスタと同じ特性のＮＭＯＳトランジスタであ
り、ダミーセル・トランジスタＱD3は、しきい値Ｖth3
に設定されたメモリセル・トランジスタと同じ特性のＮ
ＭＯＳトランジスタである。また、これらのダミーセル
・トランジスタＱD1〜ＱD3のゲートも、ワード線ＷＬ1
に接続されている。なお、各ダミービット線ＢD1〜ＢD3
には、実際にはさらに多数のダミーセルが接続され、各
ダミーセルのダミーセル・トランジスタのゲートがそれ
ぞれ異なるワード線に接続されている。各ダミービット
線ＢD1〜ＢD3には、上記充電回路３と負荷回路４とがそ
れぞれ接続されている。また、ダミービット線ＢD1、Ｂ
D2は、それぞれ第１比較回路５の他方の入力に接続さ
れ、それぞれ負荷回路とダミーセル・トランジスタＱD
1、ＱD2により発生される参照電圧ＶREF1と参照電圧ＶR
EF2を入力するようになっている。さらに、ダミービッ
ト線ＢD2、ＢD3は、それぞれ第２比較回路６の他方の入
力に接続され、それぞれ負荷回路とダミーセル・トラン
ジスタＱD2、ＱD3により発生される参照電圧ＶREF2と参
照電圧ＶREF3を入力するようになっている。なお、これ
らのダミービット線ＢD1〜ＢD3は、コラムアドレスにか
かわらず、それぞれ常時オンとなるＮＭＯＳトランジス
タＱ2〜Ｑ4によって常に第１比較回路５及び第２比較回
路６に接続されている。
【００２３】第１比較回路５は、一方の入力トランジス
タとしてのＰＭＯＳトランジスタＱC1とＰＭＯＳトラン
ジスタＱC2とが並列に接続されると共に、他方の入力ト
ランジスタとしてのＰＭＯＳトランジスタＱC3とＰＭＯ
ＳトランジスタＱC4とが並列に接続された差動増幅回路
によって構成されている。そして、データ線Ｄは、一方
の入力トランジスタを構成するＰＭＯＳトランジスタＱ
C1、ＱC2のゲートにそれぞれ接続され、ダミービット線
ＢD1、ＢD2は、他方の入力トランジスタを構成するＰＭ
ＯＳトランジスタＱC3、ＱC4のゲートにそれぞれ接続さ
れている。また、一方の入力トランジスタを構成するＰ
ＭＯＳトランジスタＱC1、ＱC2のドレインから比較結果
ＳＡ1 を出力する。
タとしてのＰＭＯＳトランジスタＱC1とＰＭＯＳトラン
ジスタＱC2とが並列に接続されると共に、他方の入力ト
ランジスタとしてのＰＭＯＳトランジスタＱC3とＰＭＯ
ＳトランジスタＱC4とが並列に接続された差動増幅回路
によって構成されている。そして、データ線Ｄは、一方
の入力トランジスタを構成するＰＭＯＳトランジスタＱ
C1、ＱC2のゲートにそれぞれ接続され、ダミービット線
ＢD1、ＢD2は、他方の入力トランジスタを構成するＰＭ
ＯＳトランジスタＱC3、ＱC4のゲートにそれぞれ接続さ
れている。また、一方の入力トランジスタを構成するＰ
ＭＯＳトランジスタＱC1、ＱC2のドレインから比較結果
ＳＡ1 を出力する。
【００２４】第２比較回路６は、一方の入力トランジス
タとしてのＰＭＯＳトランジスタＱC5とＰＭＯＳトラン
ジスタＱC6とが並列に接続されると共に、他方の入力ト
ランジスタとしてのＰＭＯＳトランジスタＱC7とＰＭＯ
ＳトランジスタＱC8とが並列に接続された差動増幅回路
によって構成されている。そして、データ線Ｄは、一方
の入力トランジスタを構成するＰＭＯＳトランジスタＱ
C5、ＱC6のゲートにそれぞれ接続され、ダミービット線
ＢD1、ＢD2は、他方の入力トランジスタを構成するＰＭ
ＯＳトランジスタＱC7、ＱC8のゲートにそれぞれ接続さ
れている。また、一方の入力トランジスタを構成するＰ
ＭＯＳトランジスタＱC5、ＱC6のドレインから比較結果
ＳＡ2を出力する。
タとしてのＰＭＯＳトランジスタＱC5とＰＭＯＳトラン
ジスタＱC6とが並列に接続されると共に、他方の入力ト
ランジスタとしてのＰＭＯＳトランジスタＱC7とＰＭＯ
ＳトランジスタＱC8とが並列に接続された差動増幅回路
によって構成されている。そして、データ線Ｄは、一方
の入力トランジスタを構成するＰＭＯＳトランジスタＱ
C5、ＱC6のゲートにそれぞれ接続され、ダミービット線
ＢD1、ＢD2は、他方の入力トランジスタを構成するＰＭ
ＯＳトランジスタＱC7、ＱC8のゲートにそれぞれ接続さ
れている。また、一方の入力トランジスタを構成するＰ
ＭＯＳトランジスタＱC5、ＱC6のドレインから比較結果
ＳＡ2を出力する。
【００２５】第１比較回路５及び第２比較回路６は、そ
れぞれＣＥ（チップ・イネーブル）バー信号が活性状態
の場合にのみ増幅動作を行う。
れぞれＣＥ（チップ・イネーブル）バー信号が活性状態
の場合にのみ増幅動作を行う。
【００２６】上記構成の読み出し回路の動作を説明す
る。
る。
【００２７】ここでは、メモリセル１からデータを読み
出す場合について示す。まずコラムアドレスに基づいて
ＣＳｅｌ1信号が活性状態となり、コラム選択回路２が
ビット線Ｂ1をデータ線Ｄに接続すると共に、ＣＰ信号
を活性状態とすることにより充電回路３がこのデータ線
Ｄ及びビット線Ｂ1をＶ0電位にプリチャージする。ま
た、ローアドレスに基づいてワード線ＷＬ1が選択さ
れ、メモリセル１のメモリセル・トランジスタＱ11のゲ
ートに電源電圧ＶCCレベルの電圧が印加されると共にダ
ミーセル７、８、９の各ダミーセル・トランジスタＱD1
〜ＱD3のゲートにも電源電圧ＶCCレベルの電圧が印加さ
れる。
出す場合について示す。まずコラムアドレスに基づいて
ＣＳｅｌ1信号が活性状態となり、コラム選択回路２が
ビット線Ｂ1をデータ線Ｄに接続すると共に、ＣＰ信号
を活性状態とすることにより充電回路３がこのデータ線
Ｄ及びビット線Ｂ1をＶ0電位にプリチャージする。ま
た、ローアドレスに基づいてワード線ＷＬ1が選択さ
れ、メモリセル１のメモリセル・トランジスタＱ11のゲ
ートに電源電圧ＶCCレベルの電圧が印加されると共にダ
ミーセル７、８、９の各ダミーセル・トランジスタＱD1
〜ＱD3のゲートにも電源電圧ＶCCレベルの電圧が印加さ
れる。
【００２８】上述の状態でＣＰ信号を不活性状態に戻し
充電回路３を停止させると、各ダミービット線ＢD1〜Ｂ
D3は、ダミーセル７〜９における各ダミーセル・トラン
ジスタＱD1〜ＱD3のしきい値に応じて電位が変化するこ
とになる。即ち、ダミーセル・トランジスタＱD1は、し
きい値Ｖth1に設定されているので、電源電圧ＶCCレベ
ルのゲート電圧の印加によりオン状態となり、相互コン
ダクタンスも大きいため大きな放電電流が流れる。従っ
て、ダミービット線ＢD1の電位、即ち参照電圧ＶREF1
は、図２に示すように、Ｖ0電位から急速に低下する。
また、ダミーセル・トランジスタＱD2は、しきい値Ｖth
2に設定されているので、電源電圧ＶCCレベルのゲート
電圧の印加によりオン状態となるが、相互コンダクタン
スはあまり大きくならないために放電電流もしきい値Ｖ
th1の場合より少なくなる。従って、ダミービット線ＢD
2の電位、即ち参照電圧ＶREF2は、Ｖ0電位から比較的緩
やかに低下する。さらに、ダミーセル・トランジスタＱ
D3は、しきい値Ｖth3に設定されているので、電源電圧
ＶCCレベルのゲート電圧を印加してもオフ状態のままで
あり、相互コンダクタンスが極めて小さくなるために放
電電流もほとんど流れない。従って、ダミービット線Ｂ
D3の電位、即ち参照電圧ＶREF3は、Ｖ0電位のままとな
る。
充電回路３を停止させると、各ダミービット線ＢD1〜Ｂ
D3は、ダミーセル７〜９における各ダミーセル・トラン
ジスタＱD1〜ＱD3のしきい値に応じて電位が変化するこ
とになる。即ち、ダミーセル・トランジスタＱD1は、し
きい値Ｖth1に設定されているので、電源電圧ＶCCレベ
ルのゲート電圧の印加によりオン状態となり、相互コン
ダクタンスも大きいため大きな放電電流が流れる。従っ
て、ダミービット線ＢD1の電位、即ち参照電圧ＶREF1
は、図２に示すように、Ｖ0電位から急速に低下する。
また、ダミーセル・トランジスタＱD2は、しきい値Ｖth
2に設定されているので、電源電圧ＶCCレベルのゲート
電圧の印加によりオン状態となるが、相互コンダクタン
スはあまり大きくならないために放電電流もしきい値Ｖ
th1の場合より少なくなる。従って、ダミービット線ＢD
2の電位、即ち参照電圧ＶREF2は、Ｖ0電位から比較的緩
やかに低下する。さらに、ダミーセル・トランジスタＱ
D3は、しきい値Ｖth3に設定されているので、電源電圧
ＶCCレベルのゲート電圧を印加してもオフ状態のままで
あり、相互コンダクタンスが極めて小さくなるために放
電電流もほとんど流れない。従って、ダミービット線Ｂ
D3の電位、即ち参照電圧ＶREF3は、Ｖ0電位のままとな
る。
【００２９】また、ビット線Ｂ1も、メモリセル１にお
けるメモリセル・トランジスタＱ11のしきい値の設定に
応じて電位が変化する。即ち、例えばメモリセル・トラ
ンジスタＱ11がしきい値Ｖth1に設定されている場合に
は、ダミービット線ＢD1の参照電圧ＶREF1とほぼ同様
に、ビット線Ｂ1の電位が急速に低下する。また、メモ
リセル・トランジスタＱ11がしきい値Ｖth2に設定され
ている場合には、ダミービット線ＢD2の参照電圧ＶREF2
とほぼ同様に、ビット線Ｂ1の電位が比較的緩やかに低
下する。さらに、メモリセル・トランジスタＱ11がしき
い値Ｖth3に設定されている場合には、ダミービット線
ＢD3の参照電圧ＶREF3とほぼ同様に、ビット線Ｂ1の電
位がＶ0電位のままとなる。
けるメモリセル・トランジスタＱ11のしきい値の設定に
応じて電位が変化する。即ち、例えばメモリセル・トラ
ンジスタＱ11がしきい値Ｖth1に設定されている場合に
は、ダミービット線ＢD1の参照電圧ＶREF1とほぼ同様
に、ビット線Ｂ1の電位が急速に低下する。また、メモ
リセル・トランジスタＱ11がしきい値Ｖth2に設定され
ている場合には、ダミービット線ＢD2の参照電圧ＶREF2
とほぼ同様に、ビット線Ｂ1の電位が比較的緩やかに低
下する。さらに、メモリセル・トランジスタＱ11がしき
い値Ｖth3に設定されている場合には、ダミービット線
ＢD3の参照電圧ＶREF3とほぼ同様に、ビット線Ｂ1の電
位がＶ0電位のままとなる。
【００３０】このようにしてメモリセル・トランジスタ
Ｑ11のしきい値の設定に応じて変化するビット線Ｂ1の
電位は、データ線Ｄを介して第１比較回路５に入力さ
れ、ダミービット線ＢD1の参照電圧ＶREF1と比較される
と共にダミービット線ＢD2の参照電圧ＶREF2とも比較さ
れる。ここで、メモリセル・トランジスタＱ11がしきい
値Ｖth1に設定されていたとすると、ビット線Ｂ1 の電
位が参照電圧ＶREF1とほぼ同様に変化するためＰＭＯＳ
トランジスタＱC1とＰＭＯＳトランジスタＱC3の駆動電
流もほぼ同じになる。しかし、参照電圧ＶREF2は、常に
ビット線Ｂ1よりも高電位となるので、ＰＭＯＳトラン
ジスタＱC2はＰＭＯＳトランジスタＱC4よりも駆動電流
が大きくなる。従って、この場合には、第１比較回路５
の比較結果ＳＡ1がＨレベルとなる。また、メモリセル
・トランジスタＱ11がしきい値Ｖth2又はしきい値Ｖth3
に設定されていた場合には、この第１比較回路５の比較
結果ＳＡ1が共にＬレベルとなる。
Ｑ11のしきい値の設定に応じて変化するビット線Ｂ1の
電位は、データ線Ｄを介して第１比較回路５に入力さ
れ、ダミービット線ＢD1の参照電圧ＶREF1と比較される
と共にダミービット線ＢD2の参照電圧ＶREF2とも比較さ
れる。ここで、メモリセル・トランジスタＱ11がしきい
値Ｖth1に設定されていたとすると、ビット線Ｂ1 の電
位が参照電圧ＶREF1とほぼ同様に変化するためＰＭＯＳ
トランジスタＱC1とＰＭＯＳトランジスタＱC3の駆動電
流もほぼ同じになる。しかし、参照電圧ＶREF2は、常に
ビット線Ｂ1よりも高電位となるので、ＰＭＯＳトラン
ジスタＱC2はＰＭＯＳトランジスタＱC4よりも駆動電流
が大きくなる。従って、この場合には、第１比較回路５
の比較結果ＳＡ1がＨレベルとなる。また、メモリセル
・トランジスタＱ11がしきい値Ｖth2又はしきい値Ｖth3
に設定されていた場合には、この第１比較回路５の比較
結果ＳＡ1が共にＬレベルとなる。
【００３１】ビット線Ｂ1の電位は、データ線Ｄを介し
て第２比較回路６にも入力され、ダミービット線ＢD2の
参照電圧ＶREF2と比較されると共に、ダミービット線Ｂ
D3の参照電圧ＶREF3とも比較される。ここで、メモリセ
ル・トランジスタＱ11がしきい値Ｖth1に設定されてい
たとすると、ビット線Ｂ1の電位が参照電圧ＶREF1とほ
ぼ同様に変化するため、参照電圧ＶREF2と参照電圧ＶRE
F3の方が常に高電位となり、第１比較回路５の比較結果
ＳＡ2がＨレベルとなる。また、メモリセル・トランジ
スタＱ11がしきい値Ｖth2又はしきい値Ｖth3に設定され
ていた場合には、第１比較回路５の比較結果ＳＡ1がそ
れぞれＨレベルとＬレベルになる。
て第２比較回路６にも入力され、ダミービット線ＢD2の
参照電圧ＶREF2と比較されると共に、ダミービット線Ｂ
D3の参照電圧ＶREF3とも比較される。ここで、メモリセ
ル・トランジスタＱ11がしきい値Ｖth1に設定されてい
たとすると、ビット線Ｂ1の電位が参照電圧ＶREF1とほ
ぼ同様に変化するため、参照電圧ＶREF2と参照電圧ＶRE
F3の方が常に高電位となり、第１比較回路５の比較結果
ＳＡ2がＨレベルとなる。また、メモリセル・トランジ
スタＱ11がしきい値Ｖth2又はしきい値Ｖth3に設定され
ていた場合には、第１比較回路５の比較結果ＳＡ1がそ
れぞれＨレベルとＬレベルになる。
【００３２】従って、メモリセル・トランジスタＱ11が
設定されたしきい値に対する第１比較回路５と第２比較
回路６の比較結果ＳＡ1、ＳＡ2は、表１に示すようにな
り、これに基づいて選択したメモリセル１の記憶情報を
判断することができる。
設定されたしきい値に対する第１比較回路５と第２比較
回路６の比較結果ＳＡ1、ＳＡ2は、表１に示すようにな
り、これに基づいて選択したメモリセル１の記憶情報を
判断することができる。
【００３３】
【表１】
【００３４】この結果、本実施例によれば、例えばメモ
リセル１のメモリセル・トランジスタＱ11がしきい値Ｖ
th2に設定されていたとすると、第１比較回路５では、
参照電圧ＶREF2が無視されて参照電圧ＶREF1との比較の
みによって比較結果ＳＡ1が出力され、第２比較回路６
でも、参照電圧ＶREF2が無視されて参照電圧ＶREF3との
比較のみによって比較結果ＳＡ2が出力される。従っ
て、これらの比較の際の電位差が少なくとも３種類のし
きい値の最小設定ピッチ以上の幅を有することになり、
比較マージンを従来の２倍に広げることができる。
リセル１のメモリセル・トランジスタＱ11がしきい値Ｖ
th2に設定されていたとすると、第１比較回路５では、
参照電圧ＶREF2が無視されて参照電圧ＶREF1との比較の
みによって比較結果ＳＡ1が出力され、第２比較回路６
でも、参照電圧ＶREF2が無視されて参照電圧ＶREF3との
比較のみによって比較結果ＳＡ2が出力される。従っ
て、これらの比較の際の電位差が少なくとも３種類のし
きい値の最小設定ピッチ以上の幅を有することになり、
比較マージンを従来の２倍に広げることができる。
【００３５】
【発明の効果】以上の説明から明らかなように、本発明
の半導体記憶装置によれば、メモリセルに記憶された多
値情報の比較マージンを大きくして、安定した読み出し
を行うことができるようになる。
の半導体記憶装置によれば、メモリセルに記憶された多
値情報の比較マージンを大きくして、安定した読み出し
を行うことができるようになる。
【図面の簡単な説明】
【図１】本発明の一実施例における読み出し回路のブロ
ック図である。
ック図である。
【図２】その実施例における参照電圧の変化を示すタイ
ムチャートである。
ムチャートである。
【図３】従来の半導体記憶装置における読み出し回路の
ブロック図である。
ブロック図である。
【図４】その従来例におけるビット線の電位の変化を示
すタイムチャートである。
すタイムチャートである。
５ 第１比較回路 ６ 第２比較回路 Ｂ1 ビット線 Ｑ11 メモリセル・トランジスタ ＱD1〜ＱD3 ダミーセル・トランジスタ ＢD1〜ＢD3 ダミービット線
Claims (1)
- 【請求項１】データの読み出し時に一定電位にプリチャ
ージされるビット線が、予め定められた３値以上の複数
の相互コンダクタンスのうちいずれかの値を示すように
設定され、かつ、データ読み出し時にいずれか１個が選
択されて所定のゲート電圧が印加されるメモリセル・ト
ランジスタがビット線に多数接続されたメモリセルアレ
イを有する半導体記憶装置であって、 該複数の相互コンダクタンスのうちの互いに異なるいず
れかの値を示すように設定され、かつ、データ読み出し
時にそれぞれ所定のゲート電圧が印加される複数個のダ
ミーセル・トランジスタと、 それぞれいずれかのダミーセル・トランジスタが接続さ
れ、データ読み出し時にそれぞれの接続されているダミ
ーセル・トランジスタに応じた電位を発生する複数本の
ダミービット線と、 相互コンダクタンスの設定値が互いに隣接する少なくと
も２本のダミービット線の全ての組み合わせについて、
各組み合わせごとに、ビット線と少なくとも２本のダミ
ービット線とを入力し、比較結果をそれぞれ出力する比
較回路とを備えている半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1923392A JPH05217385A (ja) | 1992-02-04 | 1992-02-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1923392A JPH05217385A (ja) | 1992-02-04 | 1992-02-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05217385A true JPH05217385A (ja) | 1993-08-27 |
Family
ID=11993670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1923392A Pending JPH05217385A (ja) | 1992-02-04 | 1992-02-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05217385A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6154065A (en) * | 1997-11-28 | 2000-11-28 | Sharp Kabushiki Kaisha | Sense amplifier circuit |
| US6265906B1 (en) | 1997-12-24 | 2001-07-24 | Sharp Kabushiki Kaisha | Sense amplifier circuit |
| US6870763B2 (en) | 1991-02-08 | 2005-03-22 | Btg International Inc. | Electrically alterable non-volatile memory with n-bits per cell |
| US7006384B2 (en) | 1995-02-27 | 2006-02-28 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
-
1992
- 1992-02-04 JP JP1923392A patent/JPH05217385A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6870763B2 (en) | 1991-02-08 | 2005-03-22 | Btg International Inc. | Electrically alterable non-volatile memory with n-bits per cell |
| US7075825B2 (en) | 1991-02-08 | 2006-07-11 | Btg International Inc. | Electrically alterable non-volatile memory with n-bits per cell |
| US7006384B2 (en) | 1995-02-27 | 2006-02-28 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
| US7068542B2 (en) | 1995-02-27 | 2006-06-27 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
| US7286414B2 (en) | 1995-02-27 | 2007-10-23 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
| US6154065A (en) * | 1997-11-28 | 2000-11-28 | Sharp Kabushiki Kaisha | Sense amplifier circuit |
| US6265906B1 (en) | 1997-12-24 | 2001-07-24 | Sharp Kabushiki Kaisha | Sense amplifier circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000515 |