JPH0855488A - セル閾値分布検知回路およびセル閾値分布検知方法 - Google Patents

セル閾値分布検知回路およびセル閾値分布検知方法

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JPH0855488A
JPH0855488A JP18855894A JP18855894A JPH0855488A JP H0855488 A JPH0855488 A JP H0855488A JP 18855894 A JP18855894 A JP 18855894A JP 18855894 A JP18855894 A JP 18855894A JP H0855488 A JPH0855488 A JP H0855488A
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Abstract

(57)【要約】 【目的】不揮発性メモリのメモリセルアレイの１行のセ
ルトランジスタの閾値分布を１回のＩ- Ｖ特性測定で測
定する。 【構成】半導体ウエハー上のテストエレメントグループ
の領域に形成され、不揮発性メモリセルＭ21が行列状に
配置されたメモリセルアレイ１０と、各ビット線ＢＬと
第１のパッド１１との間にそれぞれ接続された複数個の
ビット線負荷Ｍ11と、各ビット線に対応して設けられ、
各対応するビット線の電圧を基準電圧ＶREF と比較し、
ビット線電圧が基準電圧より大きい場合に第１の電流Ｉ
1 を流す第１の電流ノードとビット線電圧が基準電圧よ
り小さい場合に第２の電流Ｉ2 を流す第２の電流ノード
を有し、各第１の電流ノードが第２のパッド１２に共通
に接続され、各第２の電流ノードが第３のパッド１３に
共通に接続された複数個の電圧比較回路ＣＰとを具備す
ることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置（不揮発性メモリ）に係り、特にメモリセルアレイに
おける同一ワード線に接続されている複数個の不揮発性
メモリセルのそれぞれの閾値電圧の分布を検知するため
の検知回路および検知方法に関する。
【０００２】
【従来の技術】電気的書込み・消去可能な不揮発性メモ
リセルのアレイを持つＥＥＰＲＯＭや紫外線消去・電気
的書込み可能な不揮発性メモリセルのアレイを持つＥＰ
ＲＯＭでは、浮遊ゲートおよび制御ゲートが絶縁膜を介
して積層されたゲート構造を有するセルトランジスタを
用い、記憶情報の"1" 、"0" に応じてセルトランジスタ
の閾値電圧を異ならせて保持している。
【０００３】上記したような積層ゲート構造を有するセ
ルトランジスタは、浮遊ゲート中に電荷を蓄積すると閾
値が高くなってセルトランジスタを流れるセル電流が減
少し、浮遊ゲート中の電荷を抜き取ると閾値は低くなっ
てセル電流が増大する。
【０００４】上記セルトランジスタの記憶内容を読み出
すための読み出し回路は、セル電流を電圧に変換するた
めの負荷回路とセンス増幅回路とを組合わせたものであ
り、閾値がある判定基準電圧を越えたセルの記憶情報
を"0" データ、閾値が判定基準電圧以下になったセルの
記憶情報を"1" とし、連続的な閾値の情報をデジタルな
記憶情報に変換して読み出しを行なっている。
【０００５】一方、不揮発性メモリの開発に際しては、
セルトランジスタの様々な特性を測定し、その信頼性を
評価する。この測定・評価としては、セルトランジスタ
の静特性の測定は勿論のこと、書込み・消去特性やデー
タの保持特性、閾値分布など多くの評価項目があり、様
々なプロセス条件で形成されたセルトランジスタについ
て評価を行ない、最適条件の決定や不良原因の解析など
を行なう。
【０００６】また、これらの評価は、単体のメモリセル
についても行なうが、アレイ状に構成されたメモリセル
群は様々な点で単体のメモリセルとは異なる影響を受け
ることが考えられ、また、大量のセルについて特性の分
布を測定する必要があることから、アレイ状に構成され
たメモリセル群の特性を測定することが重要である。
【０００７】ところで、前記セルアレイのセルトランジ
スタの閾値分布はできるだけ狭い範囲に分布しているこ
とが望ましく、かつ、読みだし判定基準電圧からマージ
ンを持って分布している必要がある。
【０００８】しかし、セルトランジスタの閾値分布は、
一般に書込み・消去を繰り返すうちに広がり、これが原
因となって判定基準電圧からの余裕が少なくなり、読み
出しにおける余裕が少なくなるので、読み出し速度の低
下、ひいては誤動作をまねくおそれも生じる。
【０００９】上述のような理由から、不揮発性メモリで
は、セルトランジスタの閾値分布を基準電圧から余裕を
持って分布させるために、書込み・消去後に閾値分布の
最大値、もしくは最小値が判定基準電圧に対して所望の
余裕を確保できているかどうか判定し、確保できていな
ければ書き込み、もしくは消去動作を繰り返す工夫がな
されている。
【００１０】例えばNOR 型EEPROMにおいては、消去動作
時にセルトランジスタの閾値分布の最大値と判定基準電
圧の余裕を確保するために、ワード線電圧をメモリの外
部供給電源電位ＶCCより所定の余裕分だけ低目に設定し
て読み出し動作を行なう。この時、全てのセルが"1" で
あれば閾値分布の最大値は判定基準電圧からの余裕が確
保されていることになる。このため、全て"1" になるま
で消去を続け、読み出し判定基準電圧からの余裕を確保
する。同様に、書き込み時の閾値分布の最小値の余裕の
確保も行ない、信頼性の向上を図っている。
【００１１】従来、不揮発性メモリセルの信頼性を評価
する方法の１つとして、書込み・消去を何度も繰り返
し、その時の閾値分布の変化を測定する方法があり、こ
の測定によりセルのゲート酸化膜などの劣化を評価する
ことができる。この際、書込み・消去動作によりセルの
ゲート酸化膜が劣化すると、浮遊ゲートへの電荷の出入
りが生じ易くなり、書込み・消去が早くなり、セルの書
込み・消去特性のばらつきが大きくなり、結果として閾
値分布が広くなることが知られている。
【００１２】このようなセルのゲート酸化膜の劣化を極
力低減させることがプロセス技術として要求されるの
で、セルの信頼性評価テストを容易に行なうことができ
る手段が用意されているのが一般的である。セルの閾値
を測定する手段の最も簡単な例として、ワード線電圧を
制御して読み出しを行なう方法がある。
【００１３】即ち、選択セルのワード線電圧を外部から
制御し、低い電圧から高い電圧へと変化させながら読み
出し動作を行なう。この時、"0" データから"1" データ
に変わった時のワード線電圧が選択セルの閾値であると
言える。これを全セルについて繰り返し行なえば、全セ
ルの閾値分布を得ることができる。
【００１４】これに対して、セルの通常の読み出し動作
では、選択セルのワード線に外部供給電源電位ＶCCを供
給し、この時のセル電流と基準セルに流れる基準セル電
流とを比較し、セル電流が多いと"1" 、基準セル電流が
多いと"0" と判断する。
【００１５】また、選択セルのワード線電圧は外部供給
電源電位ＶCCとしておき、基準セルのゲート電圧を外部
から制御して読み出し動作を行ない、これを全セルにつ
いて繰り返し行なっても、全セルの閾値分布を得ること
ができる。
【００１６】しかし、上述したように選択セルのワード
線電位、もしくは基準セルのゲート電圧を外部から制御
しながら１ビットの読み出し動作を全セルアレイにわた
って繰り返す検知方法は、全ビット数と同じだけの読み
出し回数が必要であり、セルの閾値分布測定に長時間が
必要となる。
【００１７】また、１ビットづつ読み出し動作を行なう
ためには、メモリセルアレイのアドレスを高速に順次選
択する必要があり、これにはＡＣ的な測定が可能な高価
な測定器が必要となり、評価にかかる費用が増大する。
【００１８】また、メモリセルアレイのメモリ容量が増
加すると、セルトランジスタの閾値分布は一般に広がっ
てくるので信頼性を評価するための閾値分布特性測定の
重要性が高まってくるが、上記したように測定に長時間
が必要となるという問題はメモリ容量の増大に伴って顕
著に現れてくる。
【００１９】
【発明が解決しようとする課題】上記したように不揮発
性メモリのメモリセルアレイのセルトランジスタの閾値
分布を測定する場合、従来は単一ビットの読み出し動作
を繰り返し行うので、閾値分布測定に長時間が必要とな
るという問題があった。
【００２０】本発明は上記の問題点を解決すべくなされ
たもので、不揮発性メモリのメモリセルアレイの１行の
セルトランジスタの閾値分布を１回のＩ- Ｖ特性測定で
簡単に測定し得るセル閾値分布検知回路およびセル閾値
分布検知方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】本発明のセル閾値分布検
知回路は、半導体基板上に形成され、不揮発性メモリセ
ルを構成するセルトランジスタが行列状に配置されたメ
モリセルアレイと、上記メモリセルアレイのそれぞれ同
一行のセルトランジスタに共通に接続され、行選択を行
うためのワード線電圧が選択的に印加され、かつ、上記
ワード線電圧が連続的に制御される複数本のワード線
と、それぞれ前記メモリセルアレイのセルトランジスタ
との間でデータの授受を行うための複数本のビット線
と、上記メモリセルアレイにおける各ビット線と第１の
外部電圧供給端子との間にそれぞれ接続された複数個の
ビット線負荷と、前記各ビット線に対応して設けられ、
それぞれ対応するビット線の電圧を基準電圧と比較し、
ビット線電圧が基準電圧より大きい場合に第１の電流を
流す第１の電流ノードおよびビット線電圧が基準電圧よ
り小さい場合に第２の電流を流す第２の電流ノードを有
し、それぞれの第１の電流ノードが第２の外部電圧供給
端子に共通に接続され、それぞれの第２の電流ノードが
第３の外部電圧供給端子に共通に接続された複数個の電
圧比較回路とを具備することを特徴とする。
【００２２】また、本発明のセル閾値分布検知方法は、
上記したようなセル閾値分布検知回路を形成する第１の
ステップと、前記メモリセルアレイにおける非選択行の
ワード線に接続されている全てのメモリセルをオフ状態
に制御するように上記非選択行のワード線の電圧を制御
した状態で、上記メモリセルアレイにおける選択行のワ
ード線の電圧を上記選択行に接続されている全てのメモ
リセルがオフ状態になる電圧から全てのメモリセルがオ
ン状態になる電圧まで徐々に上げていき、上記選択行の
ワード線の電圧の変化に伴って前記第２の外部電圧供給
端子に流れる電流および第３の外部電圧供給端子に流れ
る電流のうちの少なくとも一方を微分することによりセ
ル閾値分布を検知する第２のステップとを具備すること
を特徴とする。
【００２３】
【作用】本発明のセル閾値分布検知回路において、各ビ
ット線に対応して設けられた電圧比較回路は、それぞれ
対応するビット線の電圧を基準電圧と比較し、ビット線
電圧が基準電圧より大きい場合に第１の電流を流す第１
の電流ノードおよびビット線電圧が基準電圧より小さい
場合に第２の電流を流す第２の電流ノードを有し、それ
ぞれの第１の電流ノードが第２の外部電圧供給端子に共
通に接続され、それぞれの第２の電流ノードが第３の外
部電圧供給端子に共通に接続されている。
【００２４】従って、本発明のセル閾値分布検知方法を
用いて、前記メモリセルアレイにおける非選択行のワー
ド線に接続されている全てのメモリセルをオフ状態に制
御するように上記非選択行のワード線の電圧を制御した
状態で、上記メモリセルアレイにおける選択行のワード
線の電圧を上記選択行に接続されている全てのメモリセ
ルがオフ状態になる電圧から全てのメモリセルがオン状
態になる電圧まで徐々に上げていくと、閾値の低いセル
に接続されているビット線から閾値の高いセルに接続さ
れているビット線の順にビット線電位が低下していき、
各ビット線にそれぞれ接続されている電圧比較回路が順
に反転し、第２の外部電圧供給端子に流れる電流が徐々
に減少し、第３の外部電圧供給端子に流れる電流が徐々
に増加する。この場合、１行のセルトランジスタの閾値
がガウス分布で分布しているものと仮定すると、上記選
択行のワード線の電圧の変化に伴って第２の外部電圧供
給端子に流れる電流および第３の外部電圧供給端子に流
れる電流の少なくとも一方を微分することにより、同一
ワード線に接続されている複数個の不揮発性メモリセル
のそれぞれの閾値電圧の分布を検知することが可能にな
る。
【００２５】このように１回のＩ- Ｖ特性測定で１行の
セルトランジスタの閾値分布を測定できるので、何度も
何度も読み出し動作を繰り返す従来の方法に比べて格段
に簡単に測定ができる。この特長は、メモリ容量が増加
するにつれて問題になってくる評価、テストの時間の増
大に対して非常に有用であり、評価のコストの低減やテ
スト時間の短縮を図ることができる。
【００２６】また、本発明のセル閾値分布検知回路を用
いた測定では、メモリセルアレイのアドレスを１行単位
で順次選択すればよく、ＡＣテスタのような高価な測定
機器を用いなくても安価なＤＣ測定装置を用いて閾値分
布を測定することができるので、評価コストを低減する
ことができる。さらに、閾値分布を波形として出力する
ことができるので、大量の記憶装置は必要なく、その分
の評価コストも低減することができる。
【００２７】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明をNOR 型EEPROMに適用した
第１実施例の一部を示している。図１において、１０は
NOR 型EEPROMのメモリセルを構成するセルトランジスタ
Ｍ21が行列状に配置されたメモリセルアレイ、ＷＬは上
記メモリセルアレイ１０のそれぞれ同一行のセルトラン
ジスタに共通に接続された複数本のワード線と、ＢＬは
上記メモリセルアレイ１０のそれぞれ前記メモリセルア
レイのセルトランジスタとの間でデータの授受を行うた
めの複数本のビット線であり、それぞれ代表的に３本づ
つ示す。
【００２８】Ｍ11は上記各ビット線ＢＬと第１の外部電
圧供給端子である第１のパッド１１との間にそれぞれ接
続された複数個のビット線負荷であり、本例ではＮＭＯ
Ｓトランジスタが用いられている。
【００２９】ＣＰは前記各ビット線ＢＬに対応して設け
られ、それぞれ対応するビット線ＢＬの電圧Ｖbit を基
準電圧ＶREF と比較し、比較結果に応じた電流を流す複
数個の電圧比較回路である。
【００３０】上記各電圧比較回路ＣＰは、ビット線電圧
Ｖbit が基準電圧ＶREF より大きい場合に第１の電流を
流す第１の電流ノードおよびビット線電圧Ｖbit が基準
電圧ＶREF より小さい場合に第２の電流を流す第２の電
流ノードを有し、それぞれの第１の電流ノードは第２の
外部電圧供給端子である第２のパッド１２に共通に接続
され、それぞれの第２の電流ノードは第３の外部電圧供
給端子である第３のパッド１３に共通に接続されてい
る。
【００３１】上記各電圧比較回路ＣＰの一具体例は、ド
レインが第２のパッド１２に接続され、ゲートがビット
線ＢＬに接続された第１のＮＭＯＳトランジスタＭ31
と、ドレインが第３のパッド１３に接続され、ゲートが
外部制御可能な基準電圧ＶREFに接続され、ソースが前
記第１のＮＭＯＳトランジスタＭ31のソースに共通に接
続された第２のＮＭＯＳトランジスタＭ32と、上記２個
のＮＭＯＳトランジスタＭ31、Ｍ32のソース共通接続ノ
ードＡと接地電位ノードとの間に接続された定電流源Ｍ
33とからなる。
【００３２】つまり、各ビット線ＢＬに対応して設けら
れた複数の電圧比較回路ＣＰは、それぞれ第１のＮＭＯ
ＳトランジスタＭ31のドレインが第２のパッド１２に共
通に接続され、それぞれ第２のＮＭＯＳトランジスタＭ
32のドレインが第３のパッド１３に共通に接続されてい
る。
【００３３】上記複数個のビット線負荷Ｍ11および複数
個の電圧比較回路ＣＰは、メモリセルアレイ１０におけ
る同一ワード線ＷＬに接続されている複数個のセルトラ
ンジスタＭ21のそれぞれの閾値電圧の分布を検知するた
めのセル閾値分布検知回路の一部を構成している。
【００３４】上記セル閾値分布検知回路は、半導体基板
ウエハー上のテストエレメントグループ（ＴＥＧ）の領
域に形成される場合と、メモリチップの領域に形成され
る場合とがある。
【００３５】なお、メモリセルアレイの各行のセルトラ
ンジスタの閾値分布を検知する際に各ワード線電圧ＶWL
を選択的にかつ連続的に制御するために、上記実施例で
は、各ワード線ＷＬをそれぞれ対応して第７の外部電圧
供給端子である第７のパッド１７に引き出しておき、外
部から直接に各ワード線電圧ＶWLを選択的にかつ連続的
に制御するようにしているが、各ワード線電圧ＶWLを選
択的にかつ連続的に制御するワード線電圧制御手段をウ
エハー上に形成しておいてもよい。
【００３６】このワード線電圧制御手段の一例として
は、複数ビットの行アドレス信号が入力するアドレス入
力端子と、このアドレス入力端子に入力する行アドレス
信号をデコードするワード線選択回路と、このワード線
選択回路の出力信号に応じて対応するワード線を選択
し、選択したワード線に連続的に変化するワード線駆動
電圧を供給するためのワード線駆動回路とを設けておけ
ばよい。
【００３７】図２（ａ）、（ｂ）は、図１中のメモリセ
ルアレイ１０における特定の１本のビット線ＢＬとその
ビット線負荷Ｍ11に注目した回路図を示し、この特定の
ビット線ＢＬの電圧の変化を説明するための特性図を示
している。
【００３８】図２（ｂ）中、特性１はビット線負荷トラ
ンジスタＭ11の特性を示す。ビット線電位Ｖbit がビッ
ト線負荷トランジスタＭ11のゲート電圧ＶDRV と同じ時
にはセル電流ＩCELLは流れないが、ビット線電位Ｖbit
が低下するにつれてセル電流ＩCELLは増加する。上記特
性１の傾きは、ビット線負荷トランジスタＭ11の相互コ
ンダクタンスｇｍによって決定され、ビット線負荷トラ
ンジスタＭ11のチャネル幅／チャネル長（Ｗ／Ｌ）が小
さく、その抵抗が大きい程、上記特性１の傾きは緩やか
になる。
【００３９】図２（ｂ）中、特性２〜特性４はセルトラ
ンジスタＭ21のビット線電位Ｖｂｉｔに対する特性を示
す。セルトランジスタＭ２１のゲート電圧（ワード線電
圧ＶWL）がセルトランジスタＭ21の閾値より低い場合、
特性２を示し、ワード線電圧ＶWLを上げるにつれて特性
３、４へと変化する。
【００４０】ここで、特性２の時のワード線電圧をＶWL
1 とし、特性４の時のワード線電圧をＶWL2 とすると、
ワード線電圧をＶWL1 からＶWL2 に変化させるとビット
線電圧はＶbit1からＶbit2へと変化する。このワード線
電圧ＶWL対ビット線電圧Ｖbit の特性の一例を図３に示
した。
【００４１】次に、セルトランジスタＭ21の閾値により
ビット線電位Ｖbit がどのように影響を受けるかについ
て図４を参照しながら説明する。図４に示すＶWL対Ｖbi
t の特性図において、特性５はセルトランジスタＭ21の
閾値が例えば１Ｖのように低い場合、特性６はセルトラ
ンジスタＭ21の閾値が例えば５Ｖのように閾値が高い場
合を示している。
【００４２】この図４の特性図は、ワード線電圧ＶWLが
同じ場合には、閾値の低いセルトランジスタの方が閾値
の高いセルトランジスタよりもセル電流ＩCELLを多く流
すことができ、閾値の低いセルトランジスタに接続され
ているビット線ＢＬの電位Ｖbit が閾値の高いセルトラ
ンジスタに接続されているビット線ＢＬの電位Ｖbitよ
りも低くなることを示している。
【００４３】次に、図１中の電圧比較回路ＣＰについて
図５を参照しながら説明する。この電圧比較回路ＣＰに
おいて、２個のＮＭＯＳトランジスタＭ31、Ｍ32のソー
ス共通接続ノードＡには電流Ｉ0 を流すための定電流源
Ｍ33が接続されている。ノードＡにおいてキルヒホッフ
の法則を適用すると、ＮＭＯＳトランジスタＭ31、Ｍ32
に流れる電流Ｉ1 、Ｉ2 と定電流源Ｍ33に流れる電流Ｉ
0 の関係はＩ1＋Ｉ2 ＝Ｉ0 の関係がある。ＮＭＯＳト
ランジスタＭ31、Ｍ32のゲート電圧Ｖin, ＶREF が全く
同じ場合、この電圧比較回路ＣＰは構成が対称的である
ので、Ｉ1 ＝Ｉ2 が成り立ち、Ｉ1 ＝Ｉ2 ＝Ｉ0 ／２
となる。
【００４４】また、ビット線入力側のゲート電圧Ｖinが
基準入力側のゲート電圧ＶREF より閾値電圧Ｖth以上高
い時には、ＮＭＯＳトランジスタＭ32はオフ状態にな
り、Ｉ2 ＝０となる。つまり、Ｉ1 ＝Ｉ0 が成り立つ。
上記とは逆に、基準入力側のゲート電圧ＶREF の方がビ
ット線入力側のゲート電圧Ｖinより閾値電圧Ｖth以上高
い時には、Ｉ1 ＝０となり、Ｉ2 ＝Ｉ0 となる。この特
性を図６に示す。
【００４５】次に、図１中のメモリセルアレイにおける
単一のビット線ＢＬに着目して動作を説明する。ここ
で、特定の選択行だけ考え、他の非選択行には全て０Ｖ
を加えておき、非選択行に接続されている全てのセルト
ランジスタＭ21をオフ状態に制御しているものとする。
【００４６】初期状態として、選択行のワード線電位を
０Ｖとする。この時、上記選択行のセルトランジスタＭ
21は、オフしているので、図３中の動作点ａに相当し、
それに接続されているビット線ＢＬの電位Ｖbit はＶbi
t1である。この後、上記セルトランジスタＭ21のゲート
に接続されているワード線ＷＬの電圧ＶWLを徐々に上昇
させると、セルトランジスタＭ21の動作点はｂからｃへ
と移っていく。
【００４７】なお、電圧比較回路ＣＰの基準電圧ＶREF
を図３中のＶbit1とＶbit2の間に設定しておくものとす
る。動作点ａの時には、ＶREF よりＶbit1のほうが高電
位であるので、Ｉ1 ＝Ｉ0 となる。ワード線電圧ＶWLを
上げ、動作点がｂを経てｃになった場合、ＶREF の方が
Ｖbit2より高くなるので、Ｉ1 ＝０、Ｉ2 ＝Ｉ0 とな
る。
【００４８】また、各ビット線ＢＬにそれぞれ接続され
ている電圧比較回路ＣＰは、第１のＮＭＯＳトランジス
タＭ31のドレインに接続されている第２のパッド１２が
全カラムで共通に接続されており、第２のＮＭＯＳトラ
ンジスタＭ32のドレインに接続されている第３のパッド
１３が全カラムで共通に接続されている。これにより、
各カラムに対応する第１のＮＭＯＳトランジスタＭ31の
電流Ｉ1 をそれぞれ合計した電流Ｉleftが第２のパッド
１２に流れ、各カラムに対応する第２のＮＭＯＳトラン
ジスタＭ32の電流Ｉ2 をそれぞれ合計した電流Ｉright
が第３のパッド１３に流れる。
【００４９】次に、図１のNOR 型EEPROMにおける各行毎
のセルトランジスタの閾値分布検知方法について、図７
を参照しながら説明する。まず、非選択行には全て０Ｖ
を加えておき、非選択行に接続されている全てのセルト
ランジスタＭ21をオフ状態に制御しておく。この状態
で、選択行のワード線電圧ＶWLを０Ｖとして選択行の全
てのセルトランジスタＭ21をオフ状態にした場合には、
全てのビット線ＢＬのビット線電位Ｖbit が基準電圧Ｖ
REF より高くなり、全ての電圧比較回路ＣＰにおいてＩ
1 ＝Ｉ0 となるので、Ｉleft＝Ｉ0 ×カラム数となり、
Ｉright ＝０となる。
【００５０】この後、上記選択行のワード線電圧ＶWLを
０Ｖから徐々に上げていくと、図４中の特性にしたがっ
て、閾値の低いセルＭ21に接続されているビット線ＢＬ
から閾値の高いセルＭ21に接続されているビット線ＢＬ
の順にビット線電位Ｖbit が低下していき、各ビット線
ＢＬにそれぞれ接続されている電圧比較回路ＣＰが順に
反転し、Ｉleftが徐々に減少し、Ｉright が徐々に増加
する。この様子を図７に示す。
【００５１】図７は、１行分のセルトランジスタＭ21の
閾値がガウス分布で分布しているものと仮定した場合の
ＶWL対Ｉleft, Ｉright の特性を示す。この特性におい
て、Ｉleft／Ｉ0 がオンしたセルの数であり、Ｉright
／Ｉ0がオフしているセルの数である。つまり、Ｉleft
の微分値またはＩright の微分値が１行分のセルトラン
ジスタＭ21の閾値分布になる。
【００５２】なお、電圧比較回路ＣＰの定電流源Ｍ33の
電流値Ｉ0 は、図７の特性の全体のスケールに関係す
る。この定電流源Ｍ33は、図５中に示したようにＮＭＯ
ＳトランジスタＭ33で簡単に構成することができ、この
定電流源用トランジスタＭ33のゲート電圧ＶIOを第４の
パッド１４から直接に制御し得るように構成しておくこ
とが望ましい。これにより、定電流源Ｍ33の電流値を制
御することが可能になり、この電流値を制御することに
より、閾値分布測定の感度（精度）を調整でき、ウエハ
ー上のチップ間、製造ロット間のばらつきを吸収でき
る。
【００５３】上記と同様に、ビット線負荷トランジスタ
Ｍ11のゲート電圧ＶDRV を第５のパッド１５から直接に
制御し得るように構成しておけば、その電流値を制御す
ることにより、セル電流に関するウエハー上のチップ
間、製造ロット間のばらつきを吸収できるようになる。
【００５４】また、図５に示した電圧比較回路ＣＰの基
準電圧ＶREF を第６のパッド１６から直接に制御し得る
ように構成しておくことが望ましい。即ち、上記第１実
施例のメモリセル閾値分布検知回路およびメモリセル閾
値分布検知方法によれば、メモリセルアレイ１０におけ
る非選択行のワード線ＷＬに接続されている全てのメモ
リセルＭ21をオフ状態に制御するように上記非選択行の
ワード線ＷＬの電圧を制御した状態で、上記メモリセル
アレイ１０における選択行のワード線ＷＬの電圧を上記
選択行に接続されている全てのメモリセルＭ21がオフ状
態になる電圧から全てのメモリセルＭ21がオン状態にな
る電圧まで徐々に上げていくと、閾値の低いセルＭ21に
接続されているビット線ＢＬから閾値の高いセルＭ21に
接続されているビット線ＢＬの順にビット線電位Ｖbit
が低下していき、各ビット線ＢＬにそれぞれ接続されて
いる電圧比較回路ＣＰが順に反転し、第２のパッド１２
に流れる電流Ｉleftが徐々に減少し、第３のパッド１３
に流れる電流Ｉright が徐々に増加する。この場合、１
行分のセルトランジスタＭ21の閾値がガウス分布で分布
しているものと仮定すると、上記選択行のワード線ＷＬ
の電圧の変化に伴って第２のパッド１２に流れる電流Ｉ
leftあるいは第３のパッド１３に流れる電流Ｉright を
微分することにより、同一ワード線ＷＬに接続されてい
る複数個のメモリセルＭ21のそれぞれの閾値電圧の分布
を検知することが可能になる。
【００５５】なお、上記したようにＩleftあるいはＩri
ght を微分する際、その電流値が小さい領域の方が大き
い領域よりも正確な測定が可能である。そこで、前記第
２のパッド１２に流れる電流Ｉleftと第３のパッド１３
に流れる電流Ｉright との大小関係を比較し、小さい方
の電流を微分するように切り換えることが望ましい。
【００５６】また、図７の特性において、ワード線電圧
ＶWLが低い領域においてＩleftは厳密には一定ではな
く、ワード線電圧ＶWLが高い領域においてＩright は厳
密には一定ではない。そこで、前記したようにＩleftの
微分に代えてＩleft／（Ｉleft＋Ｉright ）を微分し、
Ｉright の微分に代えてＩright ／（Ｉleft＋Ｉrigh
t）を微分するように正規化処理を行うことが望まし
い。
【００５７】このように不揮発性メモリのメモリセルア
レイ１０の１行分のセルトランジスタＭ21の閾値分布を
１回のＩ- Ｖ特性測定で測定できるので、何度も何度も
読み出し動作を繰り返す従来の方法に比べて格段に簡単
に測定ができる。この特長は、メモリ容量が増加するに
つれて問題になってくる評価、テストの時間の増大に対
して非常に有用であり、評価のコストの低減やテスト時
間の短縮を図ることができる。
【００５８】また、上記第１実施例のメモリセル閾値分
布検知回路を用いた測定では、メモリセルアレイ１０の
アドレスを１行単位で順次選択すればよいので、従来の
ような読み出し動作を用いた閾値分布の測定をする場合
に比べて、ＡＣテスタのような高価な測定機器を用いな
くても安価なＤＣ測定装置を用いて閾値分布を測定する
ことができるので、評価コストを低減することができ
る。
【００５９】さらに、従来のような読み出し動作を用い
た閾値分布の測定をする場合には、大量のメモリに各ビ
ットの閾値情報を記憶しておく必要があるが、上記第１
実施例のメモリセル閾値分布検知回路を用いた測定で
は、閾値分布を波形として出力することができるので、
大量の記憶装置は必要なく、その分の評価コストも低減
することができる。
【００６０】また、上記第１実施例のメモリセル閾値分
布検知回路は、１つのビット線ＢＬにつき４つのＮＭＯ
ＳトランジスタＭ11、Ｍ31、Ｍ32、Ｍ33で構成すること
ができるので、他のセルアレイ周辺回路をＮＭＯＳのみ
で構成すればＰＭＯＳ用の工程を行なわなくても回路を
実現することができる。
【００６１】また、上記４つのトランジスタＭ11、Ｍ3
1、Ｍ32、Ｍ33のうち、ビット線負荷トランジスタＭ11
は電流を絞るためにある程度のチャネル長Ｌが必要であ
るが、その他のトランジスタＭ31、Ｍ32、Ｍ33は小さな
サイズで構成できるので、面積は小さくて済むという利
点がある。
【００６２】実際に大容量のメモリ集積回路を開発する
場合には、セルアレイの設計、評価とセルアレイ周辺回
路の設計、評価は分離して行なうことも多く、セルアレ
イの評価を行なう時には工程をできるだけ簡略化して評
価したい。この場合に、上記メモリセル閾値分布検知回
路はＮＭＯＳのみで構成でき、ＰＭＯＳ工程を行なわな
くて済むので適している。
【００６３】また、前記したようなセルアレイの評価は
セルアレイ周辺回路のトランジスタの特性が確定する前
に評価することが多いが、上記メモリセル閾値分布検知
回路はトランジスタの閾値が変動しても、ビット線負荷
トランジスタＭ11のゲート電圧ＶDRV や、電圧比較回路
ＣＰの基準電圧ＶREF および定電流源用ＮＭＯＳトラン
ジスタＭ33のゲート電圧ＶIOなどの電圧を外部から制御
することにより上記変動を補うことができるので、開発
初期の評価に適している。
【００６４】さらに、大容量のメモリの開発初期には低
コストのプロセスでセルアレイの評価を行なうことがで
き、セルアレイ周辺回路の設計が完成した後にセルアレ
イと組み合わせて本体回路（メモリ回路）を構成する
際、上記メモリセル閾値分布検知回路を組み込むことに
より開発初期の評価結果と相関のとれた評価を行なうこ
とができ、効率的な開発を行なうことができる。
【００６５】この場合には、ＰＭＯＳ工程を行うので、
前記ビット線負荷トランジスタＭ11としてＰＭＯＳトラ
ンジスタを用いてもよく、また、閾値分布検知回路の一
部を本体回路と兼用するようにしてもよい。
【００６６】図８は、本発明をNAND型EEPROMに適用した
第２実施例の一部を示している。図８に示すNAND型EEPR
OMのメモリセルアレイ８０においては、前述のNOR 型EE
PROMにおけるセルトランジスタＭ21と異なり、ナンド束
が各ビット線ＢＬに複数組（本例では代表的に１組を示
す。）接続されている。
【００６７】このナンド束は、ビット線ＢＬとソース線
（図示せず）との間に、ビット線側選択ゲート用トラン
ジスタＭ41と、複数個のセルトランジスタＭ42と、ソー
ス側選択ゲート用トランジスタＭ43とが直列に接続され
ており、各ナンド束のソース線は共通に接続されて共通
ソース線（図示せず）となっている。
【００６８】なお、図８において、ＣＰは図５中に示し
たものと同様の電圧比較回路である。また、ＮＭＯＳト
ランジスタＭ11は図２中に示したものと同様の負荷トラ
ンジスタである。
【００６９】このNAND型EEPROMのメモリセルアレイにお
いて、ワード線電圧ＶWLとビット線電圧Ｖbit との関係
は、基本的には図２を参照して説明したのと同じ関係に
ある。但し、選択されたナンド束のうち、選択行のセル
トランジスタＭ42に直列に接続されている非選択行の複
数個のセルトランジスタＭ42については、そのワード線
電圧ＶWLを第１のパッド１１に印加される電源電圧ＶCC
以上の十分に高い電圧にしておき、パストランジスタと
して動作させる。
【００７０】通常、NAND型EEPROMのメモリセルアレイは
複数のブロックに分割されているが、選択されたブロッ
クのビット線側選択ゲート用トランジスタＭ41のゲート
電圧ＶＶSELBやソース線側選択ゲート用トランジスタＭ
43のゲート電圧ＶSELSもワード線電圧ＶWLと同様に十分
高い電圧を加え、抵抗成分が極力発生しないようにする
と、図２（ｂ）と同様の特性が得られる。
【００７１】なお、直列に接続された複数個のトランジ
スタＭ41、Ｍ42、Ｍ43の抵抗成分やこれに伴うバックバ
イアス効果により、セル電流ＩCELLはNOR 型EEPROMより
もかなり少なくなるので、ビット線負荷トランジスタＭ
11の抵抗成分（図２ｂ中の特性１の傾きに相当）を十分
大きくとる必要がある。
【００７２】また、電圧比較回路ＣＰの動作はNOR 型EE
PROMの場合と全く同じであるので、最終的にＶWL対Ｉle
ft, Ｉright の特性は図７に示すような関係になり、前
記実施例と同様にワード線電圧を変化させつつ電流の微
分をとることにより、１行分のセルトランジスタＭ42の
閾値分布を簡単に、かつ、短時間で測定することができ
る。
【００７３】但し、NAND型EEPROMではセルトランジスタ
Ｍ42の閾値の分布は−２Ｖ〜２Ｖ程度に分布しているの
で、ＶWL対Ｉleft, Ｉright 特性を測定する時にはワー
ド線電圧ＶWLを負の電圧から制御しなくていはならな
い。
【００７４】即ち、上記第２実施例においても、非選択
のナンド束をオフ状態に制御した状態で、選択されたナ
ンド束における非選択行のワード線電圧ＶWLをＶCC以上
の十分に高い電圧にして非選択行のセルトランジスタＭ
42をパストランジスタとして動作させておき、この状態
で選択行のセルトランジスタＭ42に対して前記した第１
実施例に準じた検知方法を採用することにより、第１実
施例と同様な閾値分布検知動作が得られるので、第１実
施例と同様な効果が得られる。
【００７５】なお、本発明において、選択行のセルトラ
ンジスタの閾値分布を測定する際に、ワード線電圧ＶWL
を選択行の全てのセルトランジスタがオフする電圧から
徐々に増加させていき、選択行の全てのセルトランジス
タがオンする電圧まで増加させていく。この場合、閾値
分布が広いと、閾値の低いセルトランジスタはワード線
電圧を上げ過ぎるとセル電流が流れ過ぎてしまうおそれ
がある。
【００７６】しかし、NAND型セルアレイの場合には、ナ
ンド束をなすトランジスタ群のソース側にもソース線側
選択ゲート用トランジスタＭ43が接続されているので、
このトランジスタＭ43のゲート電圧ＶSELSを制御するこ
とによりセルトランジスタＭ42に流れる最大電流値を制
限することができ、この問題を回避することができる。
つまり、上記ソース側選択ゲート用トランジスタＭ43
は、ゲート電圧ＶSELSで決まるある一定電流以上は流さ
ないように動作するので、セルトランジスタＭ42にセル
電流ＩCELLが流れ過ぎるのを防ぐことができる。
【００７７】なお、NOR 型セルアレイのセルトランジス
タＭ21にセル電流ＩCELLが流れ過ぎるのを防ぐための解
決法としては、ビット線負荷Ｍ11の抵抗成分を大きくす
ることで実現できる。図２（ｂ）中の特性１で分かる通
り、セル電流ＩCELLの最大値は上記ビット線負荷Ｍ11の
特性で決まる。ビット線負荷にトランジスタＭ11を用い
た場合には、この負荷トランジスタＭ11のゲート電圧Ｖ
DRV を低くすることでセル電流ＩCELLの最大値を低く抑
えることもできる。なお、上記実施例は、ＥＥＰＲＯＭ
を示したが、本発明は、ＥＰＲＯＭやマスクＲＯＭなど
にも適用可能である。
【００７８】
【発明の効果】上述したように本発明のメモリセル閾値
分布検知回路およびメモリセル閾値分布検知方法によれ
ば、１回のＩ- Ｖ特性の測定で不揮発性メモリのメモリ
セルアレイの１行のセルトランジスタの閾値分布を測定
できるので、何度も何度も読み出し動作を繰り返す従来
の方法に比べて格段に簡単に測定ができる。この特長
は、メモリ容量が増加するにつれて問題になってくる評
価、テストの時間の増大に対して非常に有用であり、評
価のコストの低減やテスト時間の短縮を図ることができ
る。
【図面の簡単な説明】
【図１】本発明のセル閾値分布検知回路をNOR 型EEPROM
に適用した第１実施例の一部を示す回路図。
【図２】図１中のメモリセルアレイにおける特定のビッ
ト線とそのビット線負荷に注目した回路図および特定の
ビット線の電圧の変化を説明するために示す特性図。
【図３】図２中の特性図におけるワード線電圧対ビット
線電圧の特性の一例を示す図。
【図４】図３中の特性図においてセルトランジスタの閾
値によりビット線電位がどのように影響を受けるかを説
明するために示す特性図。
【図５】図１中の電圧比較回路の１個分を取り出して一
例を示す回路図。
【図６】図１のNOR 型EEPROMにおける電圧比較回路の動
作を示す特性図。
【図７】図１のNOR 型EEPROMにおける各行毎のセルトラ
ンジスタの閾値分布がガウス分布で分布しているものと
仮定した場合の閾値分布検知方法を説明するために示す
特性図。
【図８】本発明のセル閾値分布検知回路をNAND型EEPROM
に適用した第２実施例の一部を示す回路図。
【符号の説明】
１０…メモリセルアレイ、１１…第１のパッド、１２…
第２のパッド、１３…第３のパッド、１４…第４のパッ
ド、１５…第５のパッド、１６…第６のパッド、Ｍ11…
ビット線負荷、Ｍ21…メモリセル、ＣＰ…電圧比較回
路。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成され、不揮発性メモ
    リセルを構成するセルトランジスタが行列状に配置され
    たメモリセルアレイと、 上記メモリセルアレイのそれぞれ同一行のセルトランジ
    スタに共通に接続され、行選択を行うためのワード線電
    圧が選択的に印加され、かつ、上記ワード線電圧が連続
    的に制御される複数本のワード線と、 それぞれ前記メモリセルアレイのセルトランジスタとの
    間でデータの授受を行うための複数本のビット線と、 上記メモリセルアレイにおける各ビット線と第１の外部
    電圧供給端子との間にそれぞれ接続された複数個のビッ
    ト線負荷と、 前記各ビット線に対応して設けられ、それぞれ対応する
    ビット線の電圧を基準電圧と比較し、ビット線電圧が基
    準電圧より大きい場合に第１の電流を流す第１の電流ノ
    ードおよびビット線電圧が基準電圧より小さい場合に第
    ２の電流を流す第２の電流ノードを有し、それぞれの第
    １の電流ノードが第２の外部電圧供給端子に共通に接続
    され、それぞれの第２の電流ノードが第３の外部電圧供
    給端子に共通に接続された複数個の電圧比較回路とを具
    備することを特徴とするセル閾値分布検知回路。
  2. 【請求項２】 請求項１記載のセル閾値分布検知回路に
    おいて、 前記各電圧比較回路は、 ドレインが前記第２の外部電圧供給端子に接続され、ゲ
    ートがビット線に接続された第１のＮＭＯＳトランジス
    タと、 ドレインが前記第３の外部電圧供給端子に接続され、ゲ
    ートが前記基準電圧に接続され、ソースが前記第１のＮ
    ＭＯＳトランジスタのソースに共通に接続された第２の
    ＮＭＯＳトランジスタと、 上記２個のＮＭＯＳトランジスタのソース共通接続ノー
    ドと接地ノードとの間に接続された定電流源とを具備す
    ることを特徴とするセル閾値分布検知回路。
  3. 【請求項３】 請求項２記載のセル閾値分布検知回路に
    おいて、 前記定電流源は、ＮＭＯＳトランジスタで構成されてお
    り、そのゲート電圧は第４の外部電圧供給端子から直接
    に制御可能であることを特徴とするセル閾値分布検知回
    路。
  4. 【請求項４】 請求項２または３に記載のセル閾値分布
    検知回路において、 前記ビット線負荷は、ＮＭＯＳトランジスタで構成され
    ていることを特徴とするセル閾値分布検知回路。
  5. 【請求項５】 請求項４記載のセル閾値分布検知回路に
    おいて、 前記ビット線負荷用のＮＭＯＳトランジスタは、そのゲ
    ート電圧が第５の外部電圧供給端子から直接に制御可能
    であることを特徴とするセル閾値分布検知回路。
  6. 【請求項６】 請求項２乃至５のいずれか１つに記載の
    セル閾値分布検知回路において、 前記基準電圧は、第６の外部電圧供給端子から直接に制
    御可能であることを特徴とするセル閾値分布検知回路。
  7. 【請求項７】 請求項１乃至６のいずれか１つに記載の
    セル閾値分布検知回路において、さらに、前記各ワード
    線の電圧を選択的にかつ連続的に制御可能なワード線電
    圧制御手段を具備することを特徴とするセル閾値分布検
    知回路。
  8. 【請求項８】 半導体ウエハー上に、 不揮発性メモリセルを構成するセルトランジスタが行列
    状に配置されたメモリセルアレイと、上記メモリセルア
    レイのそれぞれ同一行のセルトランジスタに共通に接続
    された複数本のワード線およびそれぞれ前記メモリセル
    アレイのセルトランジスタとの間でデータの授受を行う
    ための複数本のビット線と、上記メモリセルアレイにお
    ける各ビット線と第１の外部電圧供給端子との間にそれ
    ぞれ接続された複数個のビット線負荷と、前記各ビット
    線に対応して設けられ、それぞれ対応するビット線の電
    圧を基準電圧と比較し、ビット線電圧が基準電圧より大
    きい場合に第１の電流を流す第１の電流ノードおよびビ
    ット線電圧が基準電圧より小さい場合に第２の電流を流
    す第２の電流ノードを有し、それぞれの第１の電流ノー
    ドが第２の外部電圧供給端子に共通に接続され、それぞ
    れの第２の電流ノードが第３の外部電圧供給端子に共通
    に接続された複数個の電圧比較回路とを形成する第１の
    ステップと、 前記メモリセルアレイにおける非選択行のワード線に接
    続されている全てのメモリセルをオフ状態に制御するよ
    うに上記非選択行のワード線の電圧を制御した状態で、
    上記メモリセルアレイにおける選択行のワード線の電圧
    を上記選択行に接続されている全てのメモリセルがオフ
    状態になる電圧から全てのメモリセルがオン状態になる
    電圧まで徐々に上げていき、上記選択行のワード線の電
    圧の変化に伴って前記第２の外部電圧供給端子に流れる
    電流および第３の外部電圧供給端子に流れる電流のうち
    の少なくとも一方を微分することによりセル閾値分布を
    検知する第２のステップとを具備することを特徴とする
    セル閾値分布検知方法。
  9. 【請求項９】 請求項８記載のセル閾値分布検知方法に
    おいて、 前記第２のステップにおいて、前記第２の外部電圧供給
    端子に流れる電流と前記第３の外部電圧供給端子に流れ
    る電流との大小関係を比較し、小さい方の電流を微分す
    ることを特徴とするセル閾値分布検知方法。
  10. 【請求項１０】 半導体ウエハー上に、 それぞれ不揮発性メモリセルを構成する複数個のセルト
    ランジスタおよび選択ゲート用トランジスタが直列に接
    続されてなるナンド束が行列状に配置されたメモリセル
    アレイと、上記メモリセルアレイのそれぞれ同一行のセ
    ルトランジスタに共通に接続された複数本のワード線お
    よびそれぞれ前記メモリセルアレイのセルトランジスタ
    との間でデータの授受を行うための複数本のビット線
    と、上記メモリセルアレイにおける各ビット線と第１の
    外部電圧供給端子との間にそれぞれ接続された複数個の
    ビット線負荷と、前記各ビット線に対応して設けられ、
    それぞれ対応するビット線の電圧を基準電圧と比較し、
    ビット線電圧が基準電圧より大きい場合に第１の電流を
    流す第１の電流ノードおよびビット線電圧が基準電圧よ
    り小さい場合に第２の電流を流す第２の電流ノードを有
    し、それぞれの第１の電流ノードが第２の外部電圧供給
    端子に共通に接続され、それぞれの第２の電流ノードが
    第３の外部電圧供給端子に共通に接続された複数個の電
    圧比較回路とを形成する第１のステップと、 前記メモリセルアレイにおける非選択のナンド束をオフ
    状態に制御し、選択されたナンド束中の非選択行のワー
    ド線に接続されている全てのメモリセルをオン状態に制
    御するように上記非選択行のワード線の電圧を制御した
    状態で、上記選択されたナンド束中の選択行のワード線
    の電圧を上記選択行に接続されている全てのメモリセル
    がオフ状態になる電圧から全てのメモリセルがオン状態
    になる電圧まで徐々に上げていき、上記選択行のワード
    線の電圧の変化に伴って前記第２の外部電圧供給端子に
    流れる電流および第３の外部電圧供給端子に流れる電流
    のうちの少なくとも一方を微分することによりセル閾値
    分布を検知する第２のステップとを具備することを特徴
    とするセル閾値分布検知方法。
  11. 【請求項１１】 請求項１０記載のセル閾値分布検知方
    法において、 前記第２のステップにおいて、前記第２の外部電圧供給
    端子に流れる電流と前記第３の外部電圧供給端子に流れ
    る電流との大小関係を比較し、小さい方の電流を微分す
    ることを特徴とするセル閾値分布検知方法。
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