JPH0521790A - 縦型トランジスタの製造方法 - Google Patents
縦型トランジスタの製造方法Info
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- JPH0521790A JPH0521790A JP16973291A JP16973291A JPH0521790A JP H0521790 A JPH0521790 A JP H0521790A JP 16973291 A JP16973291 A JP 16973291A JP 16973291 A JP16973291 A JP 16973291A JP H0521790 A JPH0521790 A JP H0521790A
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- silicon layer
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Abstract
(57)【要約】
【目的】 ゲート電極への配線が容易であって、ソース
/ドレイン間の耐圧が高い縦型トランジスタの製造方法
を提供する。 【構成】 Ｎ-注入されたシリコン基板２１におけるＮ-
拡散領域２３上にリング状にパターンニングされたエピ
タキシャルシリコン層２４を形成する。シリコン基板２
１のＮ-拡散領域２３に接触してソース２８を形成す
る。酸化シリコン層２９を形成して平坦化し、リング状
エピタキシャルシリコン層２４上にはエピタキシャルシ
リコン層３０を、酸化シリコン層２９上にはポリシリコ
ン層３１を形成してＮ-注入する。リング状エピタキシ
ャルシリコン層２４内をエッチングしてゲート電極３３
を形成する。ゲート電極３３をマスクとしてＮ+注入し
てＮ-拡散領域３０に接触したドレイン３４を形成す
る。こうして、ＬＤＤ構造の縦型トランジスタが形成さ
れてソース/ドレイン間の耐圧が向上する。
/ドレイン間の耐圧が高い縦型トランジスタの製造方法
を提供する。 【構成】 Ｎ-注入されたシリコン基板２１におけるＮ-
拡散領域２３上にリング状にパターンニングされたエピ
タキシャルシリコン層２４を形成する。シリコン基板２
１のＮ-拡散領域２３に接触してソース２８を形成す
る。酸化シリコン層２９を形成して平坦化し、リング状
エピタキシャルシリコン層２４上にはエピタキシャルシ
リコン層３０を、酸化シリコン層２９上にはポリシリコ
ン層３１を形成してＮ-注入する。リング状エピタキシ
ャルシリコン層２４内をエッチングしてゲート電極３３
を形成する。ゲート電極３３をマスクとしてＮ+注入し
てＮ-拡散領域３０に接触したドレイン３４を形成す
る。こうして、ＬＤＤ構造の縦型トランジスタが形成さ
れてソース/ドレイン間の耐圧が向上する。
Description
【０００１】
【産業上の利用分野】この発明は、縦型トランジスタの
製造方法の改良に関する。
製造方法の改良に関する。
【０００２】
【従来の技術】トランジスタの構造には大きく分けて縦
型トランジスタと平面型トランジスタとがある。また、
上記平面型トランジスタの構造の一つとして、ホットキ
ャリアの発生を抑えてソース/ドレイン間の耐圧の向上
を図ったライト・ドープド・ドレイン(ＬＤＤ)構造があ
る。上記縦型トランジスタおよびＬＤＤ構造の平面型ト
ランジスタは、次のような製造工程によって製造されて
いる。図４は従来の縦型トランジスタの製造工程図であ
る。以下、図４に従って、従来の縦型トランジスタの製
造方法について述べる。
型トランジスタと平面型トランジスタとがある。また、
上記平面型トランジスタの構造の一つとして、ホットキ
ャリアの発生を抑えてソース/ドレイン間の耐圧の向上
を図ったライト・ドープド・ドレイン(ＬＤＤ)構造があ
る。上記縦型トランジスタおよびＬＤＤ構造の平面型ト
ランジスタは、次のような製造工程によって製造されて
いる。図４は従来の縦型トランジスタの製造工程図であ
る。以下、図４に従って、従来の縦型トランジスタの製
造方法について述べる。
【０００３】図４(a)および図４(b)に示すように、シリ
コン基板１上にトレンチ技術を用いてシリコン柱２を形
成する。次に、図４(c)に示すように、上記シリコン柱
２に熱酸化あるいは気相成長法によってゲート絶縁膜３
を形成した後、Ｎ+ポリシリコン層４を気相成長法によ
って形成する。そして、このＮ+ポリシリコン層４を反
応性イオンエッチング(ＲＩＥ)法によって全面エッチン
グすることによって、図４(d)に示すように、シリコン
柱２の周囲にゲート電極４'を形成する。
コン基板１上にトレンチ技術を用いてシリコン柱２を形
成する。次に、図４(c)に示すように、上記シリコン柱
２に熱酸化あるいは気相成長法によってゲート絶縁膜３
を形成した後、Ｎ+ポリシリコン層４を気相成長法によ
って形成する。そして、このＮ+ポリシリコン層４を反
応性イオンエッチング(ＲＩＥ)法によって全面エッチン
グすることによって、図４(d)に示すように、シリコン
柱２の周囲にゲート電極４'を形成する。
【０００４】次に、図４(e)に示すように、イオン注入
によりドレイン電極５およびソース電極６を形成する。
その後は、通常の金属酸化膜半導体電界効果型トランジ
スタ(以下、ＭＯＳＦＥＴと略称する)製造工程と同様の
工程によって、縦型トランジスタが作成されるのであ
る。こうして製造された縦型トランジスタは、縦型であ
るため占有面積が小さく、またゲートがシリコン柱２の
周囲を囲んで存在しているために、良好な特性が得られ
るという特徴を有している。
によりドレイン電極５およびソース電極６を形成する。
その後は、通常の金属酸化膜半導体電界効果型トランジ
スタ(以下、ＭＯＳＦＥＴと略称する)製造工程と同様の
工程によって、縦型トランジスタが作成されるのであ
る。こうして製造された縦型トランジスタは、縦型であ
るため占有面積が小さく、またゲートがシリコン柱２の
周囲を囲んで存在しているために、良好な特性が得られ
るという特徴を有している。
【０００５】図５は通常のＬＤＤ構造の平面型トランジ
スタの製造工程図である。以下、図５に従って、ＬＤＤ
構造の平面型トランジスタの製造方法について述べる。
図５(a)および図(b)に示すように、シリコン基板１１上
に通常のＭＯＳＦＥＴ製造工程によって、フィールド酸
化膜１３,ゲート絶縁膜１２およびゲート電極１４を形
成する。
スタの製造工程図である。以下、図５に従って、ＬＤＤ
構造の平面型トランジスタの製造方法について述べる。
図５(a)および図(b)に示すように、シリコン基板１１上
に通常のＭＯＳＦＥＴ製造工程によって、フィールド酸
化膜１３,ゲート絶縁膜１２およびゲート電極１４を形
成する。
【０００６】次に、図５(c)に示すように、イオン注入
によって低濃度拡散層１５を形成する。さらに、図５
(d)に示すように、シリコン酸化膜でスペーサ１６を形
成した後、図５(e)に示すように、イオン注入によりソ
ース電極１７およびドレイン電極１８を形成する。こう
して、ソース端およびドレイン端に低濃度拡散層１５,
１５を設けて、ソース/ドレイン間の耐圧の向上が図ら
れるのである。
によって低濃度拡散層１５を形成する。さらに、図５
(d)に示すように、シリコン酸化膜でスペーサ１６を形
成した後、図５(e)に示すように、イオン注入によりソ
ース電極１７およびドレイン電極１８を形成する。こう
して、ソース端およびドレイン端に低濃度拡散層１５,
１５を設けて、ソース/ドレイン間の耐圧の向上が図ら
れるのである。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の縦型トランジスタ製造方法においては、シリコン柱
２上に形成したＮ+ポリシリコン層４を全面エッチング
してゲート電極４'を形成している。したがって、得ら
れる縦型トランジスタにおけるゲート電極４'はシリコ
ン柱２の側壁に非常に薄い膜状に形成される。そのため
に、ごく薄い膜状のゲート電極４'に配線しなければな
らず、ゲート電極４'へのコンタクトが極めて困難であ
るという問題がある。また、上記従来の縦型トランジス
タの製造方法によって作成された縦型トランジスタは、
チャンネル長が短くなるに連れてソース/ドレイン間の
耐圧が低下するという問題がある。
来の縦型トランジスタ製造方法においては、シリコン柱
２上に形成したＮ+ポリシリコン層４を全面エッチング
してゲート電極４'を形成している。したがって、得ら
れる縦型トランジスタにおけるゲート電極４'はシリコ
ン柱２の側壁に非常に薄い膜状に形成される。そのため
に、ごく薄い膜状のゲート電極４'に配線しなければな
らず、ゲート電極４'へのコンタクトが極めて困難であ
るという問題がある。また、上記従来の縦型トランジス
タの製造方法によって作成された縦型トランジスタは、
チャンネル長が短くなるに連れてソース/ドレイン間の
耐圧が低下するという問題がある。
【０００８】そこで、この発明の目的は、ゲート電極へ
の配線が容易であって、ソース/ドレイン間の耐圧が高
い縦型トランジスタの製造方法を提供することにある。
の配線が容易であって、ソース/ドレイン間の耐圧が高
い縦型トランジスタの製造方法を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、この発明の縦型トランジスタの製造方法は、シリコ
ン基板中にＮ-注入した後にエピタキシャルシリコン層
を成長させて、得られたＮ-拡散領域上のエピタキシャ
ルシリコン層をリングプレート状にパターニングし、次
に、上記リングプレート状のエピタキシャルシリコン層
の側壁を酸化シリコンで被覆した後に、シリコン基板に
Ｎ+注入してＮ-拡散領域に接触したソース領域を形成
し、次に、酸化シリコン層で全体を平坦化して上記リン
グプレート状エピタキシャルシリコン層の表面を露出さ
せた後に、上記リングプレート状エピタキシャルシリコ
ン層上にはエピタキシャルシリコン層を、また上記平坦
化された酸化シリコン層上にはポリシリコン層を同時成
長させて、このエピタキシャルシリコン層およびポリシ
リコン層にＮ-注入し、次に、上記リングプレート状エ
ピタキシャルシリコン層の内部のポリシリコンおよび酸
化シリコンを除去して上記リングプレート状エピタキシ
ャルシリコン層の内部にゲート絶縁膜およびゲート電極
を形成し、ゲート電極をパターニングした後にＮ+注入
してＮ-拡散領域に接触したドレイン領域を形成するこ
とを特徴としている。
め、この発明の縦型トランジスタの製造方法は、シリコ
ン基板中にＮ-注入した後にエピタキシャルシリコン層
を成長させて、得られたＮ-拡散領域上のエピタキシャ
ルシリコン層をリングプレート状にパターニングし、次
に、上記リングプレート状のエピタキシャルシリコン層
の側壁を酸化シリコンで被覆した後に、シリコン基板に
Ｎ+注入してＮ-拡散領域に接触したソース領域を形成
し、次に、酸化シリコン層で全体を平坦化して上記リン
グプレート状エピタキシャルシリコン層の表面を露出さ
せた後に、上記リングプレート状エピタキシャルシリコ
ン層上にはエピタキシャルシリコン層を、また上記平坦
化された酸化シリコン層上にはポリシリコン層を同時成
長させて、このエピタキシャルシリコン層およびポリシ
リコン層にＮ-注入し、次に、上記リングプレート状エ
ピタキシャルシリコン層の内部のポリシリコンおよび酸
化シリコンを除去して上記リングプレート状エピタキシ
ャルシリコン層の内部にゲート絶縁膜およびゲート電極
を形成し、ゲート電極をパターニングした後にＮ+注入
してＮ-拡散領域に接触したドレイン領域を形成するこ
とを特徴としている。
【００１０】
【実施例】この発明は、縦型トランジスタの構造にＬＤ
Ｄ構造を採用することによってソース/ドレイン間の耐
圧を向上すると共に、ゲート電極に対する配線を容易に
するものである。以下、この発明を図示の実施例により
詳細に説明する。図１乃至図３は本実施例に係る縦型ト
ランジスタの製造工程図である。以下、図１乃至図３に
従って縦型トランジスタの製造方法について説明する。
Ｄ構造を採用することによってソース/ドレイン間の耐
圧を向上すると共に、ゲート電極に対する配線を容易に
するものである。以下、この発明を図示の実施例により
詳細に説明する。図１乃至図３は本実施例に係る縦型ト
ランジスタの製造工程図である。以下、図１乃至図３に
従って縦型トランジスタの製造方法について説明する。
【００１１】図１(a)および図１(b)に示すように、シリ
コン基板２１にフォトレジスト層２２でパターンニング
した後、Ｐ(リン)をイオン注入してＮ-拡散領域２３を
形成する。このＮ-拡散領域２３は、後にシリコン基板
２１に形成するソースにおけるソース端の低濃度拡散層
となる。
コン基板２１にフォトレジスト層２２でパターンニング
した後、Ｐ(リン)をイオン注入してＮ-拡散領域２３を
形成する。このＮ-拡散領域２３は、後にシリコン基板
２１に形成するソースにおけるソース端の低濃度拡散層
となる。
【００１２】次に、上記フォトレジスト層２２を除去し
た後、図１(c)に示すように、エピタキシャルシリコン
を３０００オングストローム成長させてエピタキシャル
シリコン層２４を形成する。そして、このエピタキシャ
ルシリコン層２４上に、化学蒸着(ＣＶＤ)法を用いてＳ
iＯ2を４０００オングストローム成膜した後にチャンネ
ル領域の形状にパターンニングして、エピタキシャルシ
リコン層２４のエッチングマスク２５を形成する。ここ
で、本来、上記エッチングマスク２５はロ字状のリング
状を有している。ところが、図中においては、断面を表
示するためにロ字状のエッチングマスク２５を略中央で
切断しているので、エッチングマスク２５はコ字上の平
面形状を呈している。尚、上記エッチングマスク２５の
形状は上述のロ字状に限定されるものではない。
た後、図１(c)に示すように、エピタキシャルシリコン
を３０００オングストローム成長させてエピタキシャル
シリコン層２４を形成する。そして、このエピタキシャ
ルシリコン層２４上に、化学蒸着(ＣＶＤ)法を用いてＳ
iＯ2を４０００オングストローム成膜した後にチャンネ
ル領域の形状にパターンニングして、エピタキシャルシ
リコン層２４のエッチングマスク２５を形成する。ここ
で、本来、上記エッチングマスク２５はロ字状のリング
状を有している。ところが、図中においては、断面を表
示するためにロ字状のエッチングマスク２５を略中央で
切断しているので、エッチングマスク２５はコ字上の平
面形状を呈している。尚、上記エッチングマスク２５の
形状は上述のロ字状に限定されるものではない。
【００１３】次に、図１(d)に示すように、上記エッチ
ングマスク２５をマスクとして、エピタキシャルシリコ
ン層２４をエッチングする。そして、さらにＣＶＤ法に
よってＳiＯ2を２０００オングストローム成膜してＳi
Ｏ2層２６を形成する。
ングマスク２５をマスクとして、エピタキシャルシリコ
ン層２４をエッチングする。そして、さらにＣＶＤ法に
よってＳiＯ2を２０００オングストローム成膜してＳi
Ｏ2層２６を形成する。
【００１４】次に、図２(e)に示すように、上記ＲＩＥ
法によって全面をエッチングし、エピタキシャルシリコ
ン層２４の両側と上部とにＳiＯ2層２６を残す。但し、
エピタキシャルシリコン層２４の上部のＳiＯ2層は上記
エッチングマスク２５であったものである。そうした
後、露出したシリコン基板２１上にフォトレジスト層２
７でパターンニングした後、このフォトレジスト層２７
をマスクとしてＡs(ヒ素)をイオン注入してＮ+拡散層を
形成してソース２８とする。こうして、Ｎ-拡散領域２
３に接触してソース２８を形成することによって、ソー
ス端に低濃度拡散領域が形成されることになる。
法によって全面をエッチングし、エピタキシャルシリコ
ン層２４の両側と上部とにＳiＯ2層２６を残す。但し、
エピタキシャルシリコン層２４の上部のＳiＯ2層は上記
エッチングマスク２５であったものである。そうした
後、露出したシリコン基板２１上にフォトレジスト層２
７でパターンニングした後、このフォトレジスト層２７
をマスクとしてＡs(ヒ素)をイオン注入してＮ+拡散層を
形成してソース２８とする。こうして、Ｎ-拡散領域２
３に接触してソース２８を形成することによって、ソー
ス端に低濃度拡散領域が形成されることになる。
【００１５】次に、図２(f)に示すように、上記フォト
レジスト層２７を除去した後、ＣＶＤ法によってＳiＯ2
を６０００オングストロームの厚さに成膜する。そし
て、エッチバック法等によって平坦化してＳiＯ2層２９
を形成する。こうして、上記エピタキシャルシリコン層
２４の表面を露出させる。そして、図２(g)に示すよう
に、エピタキシャルシリコン層２４上にはエピタキシャ
ルシリコン層３０を成長させ、ＳiＯ2層２９上にはポリ
シリコン層３１を上記エピタキシャルシリコン層３０と
同時に成長させる。その後、全面にＰ(リン)をイオン注
入してＮ-拡散する。こうして得られるＮ-拡散領域は、
後に形成するドレインのドレイン端の低濃度拡散領域と
なる。
レジスト層２７を除去した後、ＣＶＤ法によってＳiＯ2
を６０００オングストロームの厚さに成膜する。そし
て、エッチバック法等によって平坦化してＳiＯ2層２９
を形成する。こうして、上記エピタキシャルシリコン層
２４の表面を露出させる。そして、図２(g)に示すよう
に、エピタキシャルシリコン層２４上にはエピタキシャ
ルシリコン層３０を成長させ、ＳiＯ2層２９上にはポリ
シリコン層３１を上記エピタキシャルシリコン層３０と
同時に成長させる。その後、全面にＰ(リン)をイオン注
入してＮ-拡散する。こうして得られるＮ-拡散領域は、
後に形成するドレインのドレイン端の低濃度拡散領域と
なる。
【００１６】次に、図３(h)に示すように、ドレイン領
域に相当するエピタキシャルシリコン層３０およびポリ
シリコン層３１をパターンニングする。そして、図３
(i)に示すように、フォトレジストでマスクして、上記
エピタキシャルシリコン層２４で囲まれているＳiＯ2層
２９をエッチングする。そして、その際にマスクとして
用いたフォトレジストを除去した後、熱酸化法およびＣ
ＶＤ法によってゲート絶縁膜３２を形成する。次に、上
記リング状のエピタキシャルシリコン層２４内にドープ
ドポリシリコンを成膜後、パターンニングしてゲート電
極３３を形成する。このように、本実施例においては、
ゲート電極３３はリング状に形成されたチャンネル層の
内部に形成するので、ゲート電極３３にコンタクトホー
ルを容易に開孔して金属配線を行うことが可能となる。
域に相当するエピタキシャルシリコン層３０およびポリ
シリコン層３１をパターンニングする。そして、図３
(i)に示すように、フォトレジストでマスクして、上記
エピタキシャルシリコン層２４で囲まれているＳiＯ2層
２９をエッチングする。そして、その際にマスクとして
用いたフォトレジストを除去した後、熱酸化法およびＣ
ＶＤ法によってゲート絶縁膜３２を形成する。次に、上
記リング状のエピタキシャルシリコン層２４内にドープ
ドポリシリコンを成膜後、パターンニングしてゲート電
極３３を形成する。このように、本実施例においては、
ゲート電極３３はリング状に形成されたチャンネル層の
内部に形成するので、ゲート電極３３にコンタクトホー
ルを容易に開孔して金属配線を行うことが可能となる。
【００１７】次に、上記ゲート電極３３をマスクとして
Ａsをイオン注入してＮ+拡散領域を形成してドレイン３
４とする。その結果、ドレイン端にのみＮ-拡散領域が
残ることになる。こうして、Ｎ-拡散領域３０に接触し
てドレイン３４を形成することによって、ドレイン端に
低濃度拡散領域が形成されることになる。すなわち、本
実施例においては、上述のように、上記ソース端とドレ
イン端とに低濃度拡散領域が形成されてＬＤＤ構造が得
られるので、ソース/ドレイン間の耐圧が向上するので
ある。
Ａsをイオン注入してＮ+拡散領域を形成してドレイン３
４とする。その結果、ドレイン端にのみＮ-拡散領域が
残ることになる。こうして、Ｎ-拡散領域３０に接触し
てドレイン３４を形成することによって、ドレイン端に
低濃度拡散領域が形成されることになる。すなわち、本
実施例においては、上述のように、上記ソース端とドレ
イン端とに低濃度拡散領域が形成されてＬＤＤ構造が得
られるので、ソース/ドレイン間の耐圧が向上するので
ある。
【００１８】以後、通常のＭＯＳＦＥＴ製造工程によっ
て、図３(j)に示すようにＳiＯ2層３６を形成した後に
上記ゲート電極３３,ソース２８およびドレイン３４に
金属配線３５,３５,３５を施して、縦型トランジスタが
完成する。
て、図３(j)に示すようにＳiＯ2層３６を形成した後に
上記ゲート電極３３,ソース２８およびドレイン３４に
金属配線３５,３５,３５を施して、縦型トランジスタが
完成する。
【００１９】上述のように、本実施例においては、シリ
コン基板２１中にＮ-を注入した後エピタキシャルシリ
コン層２４を成長させる。そして、Ｎ-拡散領域２３上
のエピタキシャルシリコン層２４をリング状にパターン
ニングし、シリコン基板２１にＮ+注入を行ってソース
２８を形成する。次に、ＳiＯ2層２９を形成して全体を
埋め込んで表面を平坦化した後、さらにエピタキシャル
シリコン層３０とポリシリコン層３１とを同時成長させ
る。そして、エピタキシャルシリコン層３０とポリシリ
コン層３１とにＮ-注入してパターンニングし、リング
状のエピタキシャルシリコン層２４の内部のＳiＯ2層２
９およびポリシリコン層３１を除去する。次に、上記Ｓ
iＯ2層２９が除去された後のエピタキシャルシリコン層
２４の内部にゲート電極３３を形成する。さらに、パタ
ーンニングしたゲート電極３３をマスクとしてＮ+注入
を行ってドレイン３４を形成する。
コン基板２１中にＮ-を注入した後エピタキシャルシリ
コン層２４を成長させる。そして、Ｎ-拡散領域２３上
のエピタキシャルシリコン層２４をリング状にパターン
ニングし、シリコン基板２１にＮ+注入を行ってソース
２８を形成する。次に、ＳiＯ2層２９を形成して全体を
埋め込んで表面を平坦化した後、さらにエピタキシャル
シリコン層３０とポリシリコン層３１とを同時成長させ
る。そして、エピタキシャルシリコン層３０とポリシリ
コン層３１とにＮ-注入してパターンニングし、リング
状のエピタキシャルシリコン層２４の内部のＳiＯ2層２
９およびポリシリコン層３１を除去する。次に、上記Ｓ
iＯ2層２９が除去された後のエピタキシャルシリコン層
２４の内部にゲート電極３３を形成する。さらに、パタ
ーンニングしたゲート電極３３をマスクとしてＮ+注入
を行ってドレイン３４を形成する。
【００２０】したがって、上述のようにして形成された
縦型トランジスタのソース端とドレイン端とにはＮ-が
注入された低濃度拡散領域２３,３０が形成されて、Ｌ
ＤＤ構造の縦型トランジスタが得られるのである。した
がって、短チャンネル長になるにつれて低下するソース
/ドレイン間の耐圧を向上できる。また、リング状に形
成されたチャンネル層の内部にゲート電極３３が形成さ
れるので、ゲート電極３３の表面積を大きく取ることが
できゲート電極３３へのコンタクト/配線が容易にな
る。
縦型トランジスタのソース端とドレイン端とにはＮ-が
注入された低濃度拡散領域２３,３０が形成されて、Ｌ
ＤＤ構造の縦型トランジスタが得られるのである。した
がって、短チャンネル長になるにつれて低下するソース
/ドレイン間の耐圧を向上できる。また、リング状に形
成されたチャンネル層の内部にゲート電極３３が形成さ
れるので、ゲート電極３３の表面積を大きく取ることが
できゲート電極３３へのコンタクト/配線が容易にな
る。
【００２１】
【発明の効果】以上より明らかなように、この発明の縦
型トランジスタの製造方法は、Ｎ-注入したシリコン基
板におけるＮ-拡散領域上にリングプレート状にパター
ンニングされたエピタキシャルシリコン層を形成し、上
記リングプレート状のエピタキシャルシリコン層の側壁
を酸化シリコンで被覆した後、シリコン基板にＮ+注入
してＮ-拡散領域に接触したソース領域を形成し、次
に、酸化シリコン層で全体を平坦化した後、上記リング
プレート状エピタキシャルシリコン層上にはエピタキシ
ャルシリコン層を、また、上記平坦化された酸化シリコ
ン層上にはポリシリコン層を同時成長させてＮ-注入
し、上記リングプレート状エピタキシャルシリコン層内
のポリシリコンおよび酸化シリコンを除去して上記リン
グプレート状エピタキシャルシリコン層内部にゲート電
極を形成し、このゲート電極をパターンニングした後に
Ｎ+注入してＮ-拡散領域に接触したドレイン領域を形成
するようにしたので、ソース端とドレイン端に低濃度拡
散領域が形成されてＬＤＤ構造を有する縦型トランジス
タが得られる。したがって、ソース/ドレイン間の耐圧
が高い縦型トランジスタを提供できるのである。また、
上記リングプレート状のチャンネル層の内部にゲート電
極が形成されるので、このゲート電極の表面積を大きく
取ることができる。したがって、ゲート電極へのコンタ
クトや配線が容易になる。
型トランジスタの製造方法は、Ｎ-注入したシリコン基
板におけるＮ-拡散領域上にリングプレート状にパター
ンニングされたエピタキシャルシリコン層を形成し、上
記リングプレート状のエピタキシャルシリコン層の側壁
を酸化シリコンで被覆した後、シリコン基板にＮ+注入
してＮ-拡散領域に接触したソース領域を形成し、次
に、酸化シリコン層で全体を平坦化した後、上記リング
プレート状エピタキシャルシリコン層上にはエピタキシ
ャルシリコン層を、また、上記平坦化された酸化シリコ
ン層上にはポリシリコン層を同時成長させてＮ-注入
し、上記リングプレート状エピタキシャルシリコン層内
のポリシリコンおよび酸化シリコンを除去して上記リン
グプレート状エピタキシャルシリコン層内部にゲート電
極を形成し、このゲート電極をパターンニングした後に
Ｎ+注入してＮ-拡散領域に接触したドレイン領域を形成
するようにしたので、ソース端とドレイン端に低濃度拡
散領域が形成されてＬＤＤ構造を有する縦型トランジス
タが得られる。したがって、ソース/ドレイン間の耐圧
が高い縦型トランジスタを提供できるのである。また、
上記リングプレート状のチャンネル層の内部にゲート電
極が形成されるので、このゲート電極の表面積を大きく
取ることができる。したがって、ゲート電極へのコンタ
クトや配線が容易になる。
【図１】この発明の縦型トランジスタの製造方法に係る
製造工程の一実施例の説明図である。
製造工程の一実施例の説明図である。
【図２】図１に続く製造工程の説明図である。
【図３】図２に続く製造工程の説明図である。
【図４】従来の縦型トランジスタの製造工程の説明図で
ある。
ある。
【図５】ＬＤＤ構造の平面型トランジスタの製造工程の
説明図である。
説明図である。
２１…シリコン基板、 ２３…Ｎ-拡散
領域、 ２４,３０…エピタキシャルシリコン層、 ２５,２６,２９,３６…ＳiＯ2層、 ２８…ソース、 ３１…ポリシリ
コン層、 ３２…ゲート絶縁膜、 ３３…ゲート電
極、 ３４…ドレイン、 ３５…金属配
線。
領域、 ２４,３０…エピタキシャルシリコン層、 ２５,２６,２９,３６…ＳiＯ2層、 ２８…ソース、 ３１…ポリシリ
コン層、 ３２…ゲート絶縁膜、 ３３…ゲート電
極、 ３４…ドレイン、 ３５…金属配
線。
Claims (1)
- 【特許請求の範囲】 【請求項１】 シリコン基板中にＮ-注入した後にエピ
タキシャルシリコン層を成長させ、得られたＮ-拡散領
域上のエピタキシャルシリコン層をリングプレート状に
パターニングし、 次に、上記リングプレート状のエピタキシャルシリコン
層の側壁を酸化シリコンで被覆した後、シリコン基板に
Ｎ+注入してＮ-拡散領域に接触したソース領域を形成
し、 次に、酸化シリコン層で全体を平坦化して上記リングプ
レート状エピタキシャルシリコン層の表面を露出させた
後、上記リングプレート状エピタキシャルシリコン層上
にはエピタキシャルシリコン層を、また、上記平坦化さ
れた酸化シリコン層上にはポリシリコン層を同時成長さ
せて、このエピタキシャルシリコン層およびポリシリコ
ン層にＮ-注入し、 次に、上記リングプレート状エピタキシャルシリコン層
の内部のポリシリコンおよび酸化シリコンを除去して上
記リングプレート状エピタキシャルシリコン層の内部に
ゲート絶縁膜およびゲート電極を形成し、ゲート電極を
パターニングした後にＮ+注入してＮ-拡散領域に接触し
たドレイン領域を形成することを特徴とする縦型トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16973291A JPH0521790A (ja) | 1991-07-10 | 1991-07-10 | 縦型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16973291A JPH0521790A (ja) | 1991-07-10 | 1991-07-10 | 縦型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521790A true JPH0521790A (ja) | 1993-01-29 |
Family
ID=15891826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16973291A Pending JPH0521790A (ja) | 1991-07-10 | 1991-07-10 | 縦型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521790A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7456481B2 (en) | 2003-10-10 | 2008-11-25 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of the same |
| JP2009111305A (ja) * | 2007-11-01 | 2009-05-21 | Sharp Corp | 半導体装置及びその製造方法 |
-
1991
- 1991-07-10 JP JP16973291A patent/JPH0521790A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7456481B2 (en) | 2003-10-10 | 2008-11-25 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of the same |
| JP2009111305A (ja) * | 2007-11-01 | 2009-05-21 | Sharp Corp | 半導体装置及びその製造方法 |
| US7842575B2 (en) | 2007-11-01 | 2010-11-30 | Sharp Kabushiki Kaisha | Vertical MOS transistor device with asymmetrical source and drain and its manufacturing method |
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