JPH04346476A - Ｍｏｓ型ｆｅｔの製造方法 - Google Patents
Ｍｏｓ型ｆｅｔの製造方法Info
- Publication number
- JPH04346476A JPH04346476A JP11981891A JP11981891A JPH04346476A JP H04346476 A JPH04346476 A JP H04346476A JP 11981891 A JP11981891 A JP 11981891A JP 11981891 A JP11981891 A JP 11981891A JP H04346476 A JPH04346476 A JP H04346476A
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- JP
- Japan
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- opening
- oxide film
- substrate
- gate electrode
- gate
- Prior art date
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】 本発明はＬＤＤ構造のＭＯＳ
型ＦＥＴの製造方法に関する。
型ＦＥＴの製造方法に関する。
【０００２】
【従来の技術】 近年、ＭＯＳ型ＦＥＴにおいて、ホ
ットキャリア等の対策としてＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ ）構造を採用したものが広く
使われるようになっている。ＬＤＤ構造のＭＯＳ型ＦＥ
Ｔでは、高電界になりやすいドレイン近傍の拡散層端に
、キャリア濃度の低い部分を追加形成することで、この
部分での電界の緩和を計った構造を採っている。
ットキャリア等の対策としてＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ ）構造を採用したものが広く
使われるようになっている。ＬＤＤ構造のＭＯＳ型ＦＥ
Ｔでは、高電界になりやすいドレイン近傍の拡散層端に
、キャリア濃度の低い部分を追加形成することで、この
部分での電界の緩和を計った構造を採っている。
【０００３】このようなＬＤＤ構造のＭＯＳ型ＦＥＴの
従来の製造方法の例を図２に示す。まず（Ａ）に示すよ
うに、Ｐ型基板２１の表面にゲート酸化膜２２を形成し
、その上方にポリシリコン２３をＣＶＤ法によってデポ
ジションする。そしてそのポリシリコンに導電性を持た
せるために一様にリンをドーピングする。次に、（Ｂ）
に示すようにゲート２３０のパターニングを行ったのち
、低濃度Ｎ型層（ＬＤＤのＮ− 層）形成のためのリン
をイオンプランテーションする。
従来の製造方法の例を図２に示す。まず（Ａ）に示すよ
うに、Ｐ型基板２１の表面にゲート酸化膜２２を形成し
、その上方にポリシリコン２３をＣＶＤ法によってデポ
ジションする。そしてそのポリシリコンに導電性を持た
せるために一様にリンをドーピングする。次に、（Ｂ）
に示すようにゲート２３０のパターニングを行ったのち
、低濃度Ｎ型層（ＬＤＤのＮ− 層）形成のためのリン
をイオンプランテーションする。
【０００４】その後、（Ｃ）に示すように、ＣＶＤ法に
よって全体的に酸化膜２４をデポジションする。次いで
（Ｄ）に示すようにＣＶＤ酸化膜２４をエッチバックす
ることにより、ＬＤＤ構造のサイドウォール２４０を形
成する。その後、高濃度Ｎ型層（ＬＤＤのＮ＋ 層）を
形成するためのヒ素をイオンプランテーションする。
よって全体的に酸化膜２４をデポジションする。次いで
（Ｄ）に示すようにＣＶＤ酸化膜２４をエッチバックす
ることにより、ＬＤＤ構造のサイドウォール２４０を形
成する。その後、高濃度Ｎ型層（ＬＤＤのＮ＋ 層）を
形成するためのヒ素をイオンプランテーションする。
【０００５】最後に拡散層の活性化を目的とした熱処理
を施すことにより、（Ｅ）に示すようなＬＤＤ構造のＭ
ＯＳ型ＦＥＴを得る。
を施すことにより、（Ｅ）に示すようなＬＤＤ構造のＭ
ＯＳ型ＦＥＴを得る。
【０００６】
【発明が解決しようとする課題】 ところで、以上の
ような従来の製造方法によると、ゲート電極２３０のパ
ターニングをフォトリソグラフィおよびエッチングの技
術によって行うために装置依存性が大きく、解像度は装
置によって決定されることになる。そのため、微細なゲ
ートを形成するためには、高精度の装置に変更する必要
があった。
ような従来の製造方法によると、ゲート電極２３０のパ
ターニングをフォトリソグラフィおよびエッチングの技
術によって行うために装置依存性が大きく、解像度は装
置によって決定されることになる。そのため、微細なゲ
ートを形成するためには、高精度の装置に変更する必要
があった。
【０００７】また、ゲートを微細化した場合、従来のＬ
ＤＤ構造では、実行ゲート長が更に短くなり、パンチス
ルーを起こしやすく、特性上の問題も生じる。本発明は
このような点に鑑みてなされたもので、従来の製造装置
を更新することなく微細化が可能で、しかもパンチスル
ー等のショートチャンネルが生じにくいＭＯＳ型ＦＥＴ
を製造することのできる方法の提供を目的としている。
ＤＤ構造では、実行ゲート長が更に短くなり、パンチス
ルーを起こしやすく、特性上の問題も生じる。本発明は
このような点に鑑みてなされたもので、従来の製造装置
を更新することなく微細化が可能で、しかもパンチスル
ー等のショートチャンネルが生じにくいＭＯＳ型ＦＥＴ
を製造することのできる方法の提供を目的としている。
【０００８】
【課題を解決するための手段】 上記の目的を達成す
るため、本発明の製造方法は、第１導電型基板の表面に
ＣＶＤ酸化膜をデポジションした後、その酸化膜をゲー
ト電極形成領域のみエッチングして開口部を形成し、次
にその開口部の内側側面部にＣＶＤ窒化膜のサイドウォ
ールを形成するとともに、当該開口部内で露呈している
基板を所定量だけエッチングした後、このエッチング部
分の表面にゲート酸化膜を形成し、その後、このゲート
酸化膜上にポリシリコンをデポジションするとともにエ
ッチバックすることによりゲート電極を形成し、次いで
上記ＣＶＤ酸化膜を除去した後、基板表面からイオンを
注入して当該基板表面に高濃度の第２導電型層を形成し
、その後、上記ＣＶＤ窒化膜を除去した後、基板表面か
らのイオン注入により低濃度第２導電型層を形成してＬ
ＤＤ構造のＭＯＳ型ＦＥＴを得ることによって特徴付け
られる。
るため、本発明の製造方法は、第１導電型基板の表面に
ＣＶＤ酸化膜をデポジションした後、その酸化膜をゲー
ト電極形成領域のみエッチングして開口部を形成し、次
にその開口部の内側側面部にＣＶＤ窒化膜のサイドウォ
ールを形成するとともに、当該開口部内で露呈している
基板を所定量だけエッチングした後、このエッチング部
分の表面にゲート酸化膜を形成し、その後、このゲート
酸化膜上にポリシリコンをデポジションするとともにエ
ッチバックすることによりゲート電極を形成し、次いで
上記ＣＶＤ酸化膜を除去した後、基板表面からイオンを
注入して当該基板表面に高濃度の第２導電型層を形成し
、その後、上記ＣＶＤ窒化膜を除去した後、基板表面か
らのイオン注入により低濃度第２導電型層を形成してＬ
ＤＤ構造のＭＯＳ型ＦＥＴを得ることによって特徴付け
られる。
【０００９】
【作用】 基板表面に形成したＣＶＤ酸化膜を、ゲー
ト電極形成部のみをエッチングして開口部を形成した後
、この開口部内側の側面部分に窒化膜のサイドウォール
を設けて、その間にゲート電極を形成するため、このサ
イドウォール間隔によってゲート長が決定されることに
なり、フォトエッチング装置による制約を受けることな
く微細なゲートの形成が可能となる。
ト電極形成部のみをエッチングして開口部を形成した後
、この開口部内側の側面部分に窒化膜のサイドウォール
を設けて、その間にゲート電極を形成するため、このサ
イドウォール間隔によってゲート長が決定されることに
なり、フォトエッチング装置による制約を受けることな
く微細なゲートの形成が可能となる。
【００１０】また、ＣＶＤ窒化膜のエッチバックの際に
開口部底面部分の基板をもエッチングするため、ゲート
電極は埋め込み型となり、チャンネル領域への拡散層の
伸びが防止され、ショートチャンネル効果を抑えること
ができる。
開口部底面部分の基板をもエッチングするため、ゲート
電極は埋め込み型となり、チャンネル領域への拡散層の
伸びが防止され、ショートチャンネル効果を抑えること
ができる。
【００１１】
【実施例】 図１は本発明実施例の手順説明図で、以
下、この図を参照しつつ本発明の好適な実施例を詳述す
る。まず、（Ａ）に示すようにＰ型シリコン基板１の表
面にＣＶＤ法によって酸化膜２を２０００Å〜４０００
Å程度形成する。次に、既知のフォトリソグラフィおよ
びエッチングの技術を用いたパターニングにより、（Ｂ
）に示すように、この酸化膜２のゲート電極形成領域に
開口部１０を形成する。この開口部１０の幅は装置の能
力により決定されるが、ここでは０．６μｍとする。
下、この図を参照しつつ本発明の好適な実施例を詳述す
る。まず、（Ａ）に示すようにＰ型シリコン基板１の表
面にＣＶＤ法によって酸化膜２を２０００Å〜４０００
Å程度形成する。次に、既知のフォトリソグラフィおよ
びエッチングの技術を用いたパターニングにより、（Ｂ
）に示すように、この酸化膜２のゲート電極形成領域に
開口部１０を形成する。この開口部１０の幅は装置の能
力により決定されるが、ここでは０．６μｍとする。
【００１２】次いで（Ｃ）に示すように、ＬＰＣＶＤ法
により窒化膜３を２０００〜３０００Å程度の膜厚でデ
ポジションする。この窒化膜３の膜厚は後述する工程に
おいてゲート長を決定することになるので、所望のゲー
ト長を得るために上記した膜厚を適宜に変更してもよい
。その後、（Ｄ）に示すように窒化膜３をエッチバック
する。このエッチング条件は、６０〜１００Ｇａｕｓｓ
， ２００〜４００Ｗａｔｔ， ４０〜６０ｍＴｏｒ
ｒ で、ガス系をＣＨＦ３ ３０〜５０ＳＣＣＭ，ＣＦ
４ ３〜８ＳＣＣＭ，Ａｒ ３０〜５０ＳＣＣＭ，Ｏ２
１０〜３０ＳＣＣＭとする。そしてこのとき、同時に
開口部１０内のシリコン基板１の表面を１０００〜１５
００Å程度エッチングする。
により窒化膜３を２０００〜３０００Å程度の膜厚でデ
ポジションする。この窒化膜３の膜厚は後述する工程に
おいてゲート長を決定することになるので、所望のゲー
ト長を得るために上記した膜厚を適宜に変更してもよい
。その後、（Ｄ）に示すように窒化膜３をエッチバック
する。このエッチング条件は、６０〜１００Ｇａｕｓｓ
， ２００〜４００Ｗａｔｔ， ４０〜６０ｍＴｏｒ
ｒ で、ガス系をＣＨＦ３ ３０〜５０ＳＣＣＭ，ＣＦ
４ ３〜８ＳＣＣＭ，Ａｒ ３０〜５０ＳＣＣＭ，Ｏ２
１０〜３０ＳＣＣＭとする。そしてこのとき、同時に
開口部１０内のシリコン基板１の表面を１０００〜１５
００Å程度エッチングする。
【００１３】このような条件によるエッチングにより、
窒化膜３は開口部１０の内側側面にサイドウォール１１
として残り、このサイドウォール１１，１１間の幅寸法
は、０．１５〜０．２μｍとなる。この状態で、開口部
１０内で露呈している基板１の表面にゲート酸化膜５を
形成する。
窒化膜３は開口部１０の内側側面にサイドウォール１１
として残り、このサイドウォール１１，１１間の幅寸法
は、０．１５〜０．２μｍとなる。この状態で、開口部
１０内で露呈している基板１の表面にゲート酸化膜５を
形成する。
【００１４】次に、（Ｅ）に示すように、ＬＰＣＶＤ法
によりポリシリコン６を３０００〜４０００Åの厚さで
生成した後、導電性を持たせるために９００℃程度の熱
処理でリンを１０２０〜１０２１／ｃｍ３ 程度ドーピ
ングする。その後、（Ｆ）に示すように既知のエッチン
グ技術を用いてポリシリコン６をエッチバックする。こ
の結果、開口部１０内のサイドウォール１１，１１間に
ゲート電極６０となる導電性のポリシリコンが残ること
になるが、このゲート長は０．２〜０．３μｍととなる
。
によりポリシリコン６を３０００〜４０００Åの厚さで
生成した後、導電性を持たせるために９００℃程度の熱
処理でリンを１０２０〜１０２１／ｃｍ３ 程度ドーピ
ングする。その後、（Ｆ）に示すように既知のエッチン
グ技術を用いてポリシリコン６をエッチバックする。こ
の結果、開口部１０内のサイドウォール１１，１１間に
ゲート電極６０となる導電性のポリシリコンが残ること
になるが、このゲート長は０．２〜０．３μｍととなる
。
【００１５】次に、（Ｇ）に示すようにＣＶＤ酸化膜２
をエッチングにより除去し、その後、高濃度Ｎ型層形成
のためにヒ素を３０〜５０ｋｅｖのエネルギで２×１０
１５〜５×１０１５／ｃｍ２ イオンインプランテーシ
ョンする。その後、（Ｈ）に示すように窒化膜のサイド
ウォール１１をエッチングによって除去した後、低濃度
Ｎ型層形成のためにリンを３０〜５０ｋｅｖで１×１０
１３〜３×１０１３／ｃｍ２イオンインプランテーショ
ンする。
をエッチングにより除去し、その後、高濃度Ｎ型層形成
のためにヒ素を３０〜５０ｋｅｖのエネルギで２×１０
１５〜５×１０１５／ｃｍ２ イオンインプランテーシ
ョンする。その後、（Ｈ）に示すように窒化膜のサイド
ウォール１１をエッチングによって除去した後、低濃度
Ｎ型層形成のためにリンを３０〜５０ｋｅｖで１×１０
１３〜３×１０１３／ｃｍ２イオンインプランテーショ
ンする。
【００１６】そして９００℃２０〜４０分程度の熱処理
を行うことにより、拡散層の活性化および広がりを与え
ることで、（Ｉ）に示すように高濃度Ｎ型拡散層（Ｎ＋
層）の端部に低濃度Ｎ型層（Ｎ− 層）が形成された
ソースおよびドレイン層を形成する。以上の本発明実施
例において特に注目すべき点は、ゲート電極６０のゲー
ト長が、開口部１０内の側壁部分に形成された窒化膜製
のサイドウォール１１の幅によって決まる点であり、窒
化膜３の膜厚およびそのエッチング条件の組合せにより
任意の短いゲート長を得ることができる。また、このサ
イドウォール１１の形成のための窒化膜３のエッチング
時に開口部１０内の基板１の表面を同時にエッチングす
ることにより、そのための特別の工程を追加することな
く埋め込み型のゲート構造ができる点であり、これによ
ってショートチャンネル効果の少ない高性能の素子を得
ることができる。
を行うことにより、拡散層の活性化および広がりを与え
ることで、（Ｉ）に示すように高濃度Ｎ型拡散層（Ｎ＋
層）の端部に低濃度Ｎ型層（Ｎ− 層）が形成された
ソースおよびドレイン層を形成する。以上の本発明実施
例において特に注目すべき点は、ゲート電極６０のゲー
ト長が、開口部１０内の側壁部分に形成された窒化膜製
のサイドウォール１１の幅によって決まる点であり、窒
化膜３の膜厚およびそのエッチング条件の組合せにより
任意の短いゲート長を得ることができる。また、このサ
イドウォール１１の形成のための窒化膜３のエッチング
時に開口部１０内の基板１の表面を同時にエッチングす
ることにより、そのための特別の工程を追加することな
く埋め込み型のゲート構造ができる点であり、これによ
ってショートチャンネル効果の少ない高性能の素子を得
ることができる。
【００１７】なお、以上の実施例において、Ｎ型とＰ型
の導電型を逆転させてもよいことは言うまでもない。
の導電型を逆転させてもよいことは言うまでもない。
【００１８】
【発明の効果】 以上説明したように、本発明によれ
ば、ＬＤＤ構造のＭＯＳ型ＦＥＴのゲート電極を、基板
上に形成した酸化膜の開口部内にサイドウォールを形成
した状態でその内側にポリシリコンをデポジションする
ことで得ているので、ゲート長がサイドウォールの間隔
によって定まり、基板表面にデポジションした膜のフォ
トエッチングによりゲート電極を形成する従来の製法に
比して装置依存性が極めて少なくなり、特に高精度の装
置を用いることなく微細なゲートを形成することが可能
となった。
ば、ＬＤＤ構造のＭＯＳ型ＦＥＴのゲート電極を、基板
上に形成した酸化膜の開口部内にサイドウォールを形成
した状態でその内側にポリシリコンをデポジションする
ことで得ているので、ゲート長がサイドウォールの間隔
によって定まり、基板表面にデポジションした膜のフォ
トエッチングによりゲート電極を形成する従来の製法に
比して装置依存性が極めて少なくなり、特に高精度の装
置を用いることなく微細なゲートを形成することが可能
となった。
【００１９】また、上記したサイドウォールを形成する
と同時に、基板のゲート電極形成領域を所定量除去する
ので、ゲート電極は埋め込み型となり、チャンネル領域
への拡散層の伸びが防止され、ショートチャンネル効果
を抑えることができる。その結果、微細でしかも高性能
のＭＯＳ型ＦＥＴを高スループットで得ることが可能と
なった。
と同時に、基板のゲート電極形成領域を所定量除去する
ので、ゲート電極は埋め込み型となり、チャンネル領域
への拡散層の伸びが防止され、ショートチャンネル効果
を抑えることができる。その結果、微細でしかも高性能
のＭＯＳ型ＦＥＴを高スループットで得ることが可能と
なった。
【図１】 本発明実施例の製造工程の説明図
【図２】
従来のＬＤＤ構造のＭＯＳ型ＦＥＴの製造工程の説
明図
従来のＬＤＤ構造のＭＯＳ型ＦＥＴの製造工程の説
明図
１・・・・Ｐ型シリコン基板
２・・・・ＣＶＤ酸化膜
３・・・・ＣＶＤ窒化膜
５・・・・ゲート酸化膜
６・・・・ポリシリコン
１０・・・・開口部
１１・・・・サイドウォール
６０・・・・ゲート電極
Claims (1)
- 【請求項１】 第１導電型基板の表面にＣＶＤ酸化膜
をデポジションした後、その酸化膜をゲート電極形成領
域のみエッチングして開口部を形成し、次にその開口部
の側面部にＣＶＤ窒化膜のサイドウォールを形成すると
ともに、当該開口部内で露呈している基板を所定量だけ
エッチングした後、このエッチング部分の表面にゲート
酸化膜を形成し、その後、このゲート酸化膜上にポリシ
リコンをデポジションするとともにエッチバックするこ
とによりゲート電極を形成し、次いで上記ＣＶＤ酸化膜
を除去した後、基板表面からイオンを注入して当該基板
表面に高濃度の第２導電型層を形成し、その後、上記Ｃ
ＶＤ窒化膜を除去した後、基板表面からのイオン注入に
より低濃度第２導電型層を形成するＭＯＳ型ＦＥＴの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11981891A JPH04346476A (ja) | 1991-05-24 | 1991-05-24 | Ｍｏｓ型ｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11981891A JPH04346476A (ja) | 1991-05-24 | 1991-05-24 | Ｍｏｓ型ｆｅｔの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04346476A true JPH04346476A (ja) | 1992-12-02 |
Family
ID=14771009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11981891A Pending JPH04346476A (ja) | 1991-05-24 | 1991-05-24 | Ｍｏｓ型ｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04346476A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5597752A (en) * | 1994-08-27 | 1997-01-28 | Nec Corporation | Method for manufacturing LDD type semiconductor device with complete self-alignment |
| KR19980052498A (ko) * | 1996-12-24 | 1998-09-25 | 김영환 | 트랜지스터 제조 방법 |
| KR101133523B1 (ko) * | 2003-12-26 | 2012-04-05 | 매그나칩 반도체 유한회사 | 반도체 소자의 트랜지스터 제조 방법 |
-
1991
- 1991-05-24 JP JP11981891A patent/JPH04346476A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5597752A (en) * | 1994-08-27 | 1997-01-28 | Nec Corporation | Method for manufacturing LDD type semiconductor device with complete self-alignment |
| KR19980052498A (ko) * | 1996-12-24 | 1998-09-25 | 김영환 | 트랜지스터 제조 방법 |
| KR101133523B1 (ko) * | 2003-12-26 | 2012-04-05 | 매그나칩 반도체 유한회사 | 반도체 소자의 트랜지스터 제조 방법 |
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