JPH05218082A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05218082A JPH05218082A JP1685792A JP1685792A JPH05218082A JP H05218082 A JPH05218082 A JP H05218082A JP 1685792 A JP1685792 A JP 1685792A JP 1685792 A JP1685792 A JP 1685792A JP H05218082 A JPH05218082 A JP H05218082A
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- Japan
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- film
- insulating film
- oxide film
- etching
- element isolation
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- Pending
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Abstract
(57)【要約】
【目的】素子分離のための絶縁膜のエッチングを抑え
て、ＳｉＯ2膜をエッチング除去するゲート酸化の前処
理工程を含む半導体装置の製造方法を提供する。 【構成】素子分離のための絶縁膜１２を形成したシリコ
ン基板１１の素子形成領域表面を酸化して形成した酸化
膜をエッチング除去するゲート酸化膜形成前の前処理工
程において、上記酸化膜を形成する前に上記素子分離の
ための絶縁膜１２を選択的に窒化して窒化絶縁膜２０を
形成し、上記酸化膜エッチング除去時、上記素子分離の
ための絶縁膜１２のエッチングを抑制する。
て、ＳｉＯ2膜をエッチング除去するゲート酸化の前処
理工程を含む半導体装置の製造方法を提供する。 【構成】素子分離のための絶縁膜１２を形成したシリコ
ン基板１１の素子形成領域表面を酸化して形成した酸化
膜をエッチング除去するゲート酸化膜形成前の前処理工
程において、上記酸化膜を形成する前に上記素子分離の
ための絶縁膜１２を選択的に窒化して窒化絶縁膜２０を
形成し、上記酸化膜エッチング除去時、上記素子分離の
ための絶縁膜１２のエッチングを抑制する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特にシリコン（Ｓｉ）基板表面の酸化及びその
酸化によって形成された酸化膜の除去を伴うゲート酸化
の前処理方法に関するものである。
に係り、特にシリコン（Ｓｉ）基板表面の酸化及びその
酸化によって形成された酸化膜の除去を伴うゲート酸化
の前処理方法に関するものである。
【０００２】
【従来の技術】半導体装置、例えばＳＯＩ（Ｓilicon-
Ｏn-Ｉnsulator）集積デバイス等においてシリコン（Ｓ
ｉ）基板あるいはシリコン層上にゲート酸化膜を形成す
る前処理方法として、Ｓｉの表面粗さを改善するために
従来Ｓｉ表面に酸化膜を形成した後、その酸化膜を除去
する方法が知られている。その前処理方法は、例えば図
３に示された一連の工程によりなされる。
Ｏn-Ｉnsulator）集積デバイス等においてシリコン（Ｓ
ｉ）基板あるいはシリコン層上にゲート酸化膜を形成す
る前処理方法として、Ｓｉの表面粗さを改善するために
従来Ｓｉ表面に酸化膜を形成した後、その酸化膜を除去
する方法が知られている。その前処理方法は、例えば図
３に示された一連の工程によりなされる。
【０００３】すなわち、先ず図３（ａ）に示すように、
通常のＬＯＣＯＳあるいはトレンチ埋め込み技術によっ
てシリコン（Ｓｉ）基板１上に半導体素子分離のための
ＳｉＯ2からなる絶縁膜２を形成した後、図３（ｂ）に
示すように熱酸化によりＳｉＯ2膜３を形成し、図３
（ｃ）に示すようにそのＳｉＯ2膜３をウェットエッチ
ングによって除去する方法が採られている。
通常のＬＯＣＯＳあるいはトレンチ埋め込み技術によっ
てシリコン（Ｓｉ）基板１上に半導体素子分離のための
ＳｉＯ2からなる絶縁膜２を形成した後、図３（ｂ）に
示すように熱酸化によりＳｉＯ2膜３を形成し、図３
（ｃ）に示すようにそのＳｉＯ2膜３をウェットエッチ
ングによって除去する方法が採られている。
【０００４】
【発明が解決しようとする課題】上記従来方法によるゲ
ート酸化膜形成前の前処理方法では、熱酸化により形成
されたＳｉＯ2膜３の上面が素子分離のためのＳｉＯ2か
らなる絶縁膜２の上面より高くなるため、図３（ｂ）か
ら図３（ｃ）に示したＳｉＯ2膜３のエッチング除去工
程において、図３（ｃ）に示したように、素子分離の絶
縁膜２がＳｉ基板１表面より深くエッチングされ、Ｓｉ
表面端でそのＳｉ側壁１ａが露出してしまう。このよう
にＳｉを露出するような前処理工程を行った後、次の工
程であるゲート酸化膜４を形成した場合、図３（ｄ）に
示すように、Ｓｉ表面端部（段差）でゲート酸化膜４は
曲折し、絶縁膜としての信頼性が低下したり、またゲー
ト酸化膜４の曲折部近傍のＳｉ表面角部Ａにおけるゲー
ト電界集中によりＳｉ表面端部のしきい値が低下し、サ
ブスレッショルド特性の劣化が起きた。なお、図中５は
ゲートポリシリコン膜である。
ート酸化膜形成前の前処理方法では、熱酸化により形成
されたＳｉＯ2膜３の上面が素子分離のためのＳｉＯ2か
らなる絶縁膜２の上面より高くなるため、図３（ｂ）か
ら図３（ｃ）に示したＳｉＯ2膜３のエッチング除去工
程において、図３（ｃ）に示したように、素子分離の絶
縁膜２がＳｉ基板１表面より深くエッチングされ、Ｓｉ
表面端でそのＳｉ側壁１ａが露出してしまう。このよう
にＳｉを露出するような前処理工程を行った後、次の工
程であるゲート酸化膜４を形成した場合、図３（ｄ）に
示すように、Ｓｉ表面端部（段差）でゲート酸化膜４は
曲折し、絶縁膜としての信頼性が低下したり、またゲー
ト酸化膜４の曲折部近傍のＳｉ表面角部Ａにおけるゲー
ト電界集中によりＳｉ表面端部のしきい値が低下し、サ
ブスレッショルド特性の劣化が起きた。なお、図中５は
ゲートポリシリコン膜である。
【０００５】そこで、本発明は、素子分離のための絶縁
膜のエッチングを抑え、ＳｉＯ2膜をエッチング除去す
るゲート酸化の前処理方法を含む半導体装置の製造方法
を提供することを目的とする。
膜のエッチングを抑え、ＳｉＯ2膜をエッチング除去す
るゲート酸化の前処理方法を含む半導体装置の製造方法
を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記課題は、本発明によ
れば、素子分離のための絶縁膜を形成したシリコン基板
の素子形成領域表面を酸化して形成した酸化膜をエッチ
ング除去するゲート酸化膜形成前の前処理工程におい
て、前記酸化膜を形成する前に前記素子分離のための絶
縁膜を選択的に窒化して窒化絶縁膜を形成し、前記酸化
膜エッチング除去時、前記素子分離のための絶縁膜のエ
ッチングを抑制することを特徴とする半導体装置の製造
方法によって解決される。
れば、素子分離のための絶縁膜を形成したシリコン基板
の素子形成領域表面を酸化して形成した酸化膜をエッチ
ング除去するゲート酸化膜形成前の前処理工程におい
て、前記酸化膜を形成する前に前記素子分離のための絶
縁膜を選択的に窒化して窒化絶縁膜を形成し、前記酸化
膜エッチング除去時、前記素子分離のための絶縁膜のエ
ッチングを抑制することを特徴とする半導体装置の製造
方法によって解決される。
【０００７】
【作用】本発明によれば、素子分離のための絶縁膜１２
を窒化して窒化絶縁膜２０を形成した後、シリコン基板
１１素子形成領域表面に酸化膜（ＳｉＯ2膜）１３を形
成し、その後、この酸化膜１３のエッチング除去時、素
子分離のための窒化絶縁膜２０のエッチングが抑制され
る。そのため、素子形成領域のシリコンがその側壁を露
出することなく、従って、ゲート酸化膜は曲折部（段
差）を持つことなく、Ｓｉ表面の粗さを改善することが
できる。
を窒化して窒化絶縁膜２０を形成した後、シリコン基板
１１素子形成領域表面に酸化膜（ＳｉＯ2膜）１３を形
成し、その後、この酸化膜１３のエッチング除去時、素
子分離のための窒化絶縁膜２０のエッチングが抑制され
る。そのため、素子形成領域のシリコンがその側壁を露
出することなく、従って、ゲート酸化膜は曲折部（段
差）を持つことなく、Ｓｉ表面の粗さを改善することが
できる。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【０００９】図１及び図２は本発明に係るゲート酸化の
前処理工程の一実施例前半及び後半工程断面図である。
前処理工程の一実施例前半及び後半工程断面図である。
【００１０】本発明のゲート酸化の前処理工程は、図１
（ａ）に示すように、シリコン（Ｓｉ）基板１１に素子
分離のためのＳｉＯ2からなる絶縁膜１２を従来と同様
にＬＯＣＯＳあるいはトレンチ埋め込み技術により形成
する。
（ａ）に示すように、シリコン（Ｓｉ）基板１１に素子
分離のためのＳｉＯ2からなる絶縁膜１２を従来と同様
にＬＯＣＯＳあるいはトレンチ埋め込み技術により形成
する。
【００１１】次に、水：フッ酸（ＨＦ）＝２００：５の
ウェットエッチングによって自然酸化膜を除去し、Ｓｉ
基板１１を窒化しない条件で、図１（ｂ）に示すよう
に、絶縁膜１２の窒化を行って、厚さ３０ｎｍの窒化絶
縁膜（窒化酸化膜）２０を絶縁膜１２の表面に形成す
る。
ウェットエッチングによって自然酸化膜を除去し、Ｓｉ
基板１１を窒化しない条件で、図１（ｂ）に示すよう
に、絶縁膜１２の窒化を行って、厚さ３０ｎｍの窒化絶
縁膜（窒化酸化膜）２０を絶縁膜１２の表面に形成す
る。
【００１２】上記窒化絶縁膜２０を形成した窒化処理工
程条件は、次の通りとした。
程条件は、次の通りとした。
【００１３】〈アンモニア窒化〉 １）窒化ガスおよび流量 アンモニア（ＮＨ3）・・・０．１ａｔｍ ２）窒化温度・・・９５０℃ ３）窒化時間・・・１００分 次に、ホットリン酸１５０℃で５分間の前処理によりＳ
ｉ表面の窒化膜を除去し、さらに、水：フッ酸（ＨＦ）
＝２００：５，１０秒の軽いウェットエッチング（ライ
トエッチング）を行ったあと熱酸化を行い、図１（ｃ）
に示すようにＳｉ基板１１上に厚さ３０ｎｍのＳｉＯ2
膜１３を形成する。上記熱酸化はウェットＯ2酸化で９
００℃の温度で１５、６分行った。
ｉ表面の窒化膜を除去し、さらに、水：フッ酸（ＨＦ）
＝２００：５，１０秒の軽いウェットエッチング（ライ
トエッチング）を行ったあと熱酸化を行い、図１（ｃ）
に示すようにＳｉ基板１１上に厚さ３０ｎｍのＳｉＯ2
膜１３を形成する。上記熱酸化はウェットＯ2酸化で９
００℃の温度で１５、６分行った。
【００１４】次に、図２（ａ）に示すように、水：フッ
酸＝２００：５のエッチャントを用いて約２分間ウェッ
トエッチングを行ってＳｉＯ2膜１３を除去する。この
ＳｉＯ2膜１３除去のためのウェットエッチング工程で
は、窒化絶縁膜２０はＳｉＯ2膜１３と比較してエッチ
レートが小さいために、図２（ａ）に示したように、Ｓ
ｉ基板１１の側壁を露出させることなく、ＳｉＯ2膜１
３を除去することができる。
酸＝２００：５のエッチャントを用いて約２分間ウェッ
トエッチングを行ってＳｉＯ2膜１３を除去する。この
ＳｉＯ2膜１３除去のためのウェットエッチング工程で
は、窒化絶縁膜２０はＳｉＯ2膜１３と比較してエッチ
レートが小さいために、図２（ａ）に示したように、Ｓ
ｉ基板１１の側壁を露出させることなく、ＳｉＯ2膜１
３を除去することができる。
【００１５】従って、次に図２（ｂ）で示すように、ゲ
ート酸化膜１４及びその上にゲートポリシリコン膜１５
を形成してＴｒ（トランジスタ）を形成してもＳｉ端を
かこむゲート部が形成されないためＳｉ端でのゲート電
界集中を防止することができる。例えば、上記実施例
は、ＢｕｌｋＭＯＳトランジスタによりおこなっている
が、ＳＯＩトランジスタにおいても同様に適用できる。
ート酸化膜１４及びその上にゲートポリシリコン膜１５
を形成してＴｒ（トランジスタ）を形成してもＳｉ端を
かこむゲート部が形成されないためＳｉ端でのゲート電
界集中を防止することができる。例えば、上記実施例
は、ＢｕｌｋＭＯＳトランジスタによりおこなっている
が、ＳＯＩトランジスタにおいても同様に適用できる。
【００１６】また、上記実施例では、素子分離膜１２の
窒化に上記の条件を用いているが、これに限られるもの
ではない。
窒化に上記の条件を用いているが、これに限られるもの
ではない。
【００１７】
【発明の効果】以上説明したように、本発明に係るゲー
ト酸化前処理方法によれば、ゲート酸化膜に曲折部を形
成することなくゲートを形成できるため、ゲート酸化膜
の信頼性低下とＳｉ端部での電界集中によるサブスレッ
ショルド特性の劣化を防止しながらＳｉ表面粗さを改善
することができる。
ト酸化前処理方法によれば、ゲート酸化膜に曲折部を形
成することなくゲートを形成できるため、ゲート酸化膜
の信頼性低下とＳｉ端部での電界集中によるサブスレッ
ショルド特性の劣化を防止しながらＳｉ表面粗さを改善
することができる。
【図１】本発明に係るゲート酸化前処理工程の一実施例
前半工程断面図である。
前半工程断面図である。
【図２】本発明に係るゲート酸化前処理工程の一実施例
後半工程断面図である。
後半工程断面図である。
【図３】従来のゲート酸化前処理工程断面図である。
１，１１ シリコン（Ｓｉ）基板 ２，２ａ，１２ 絶縁膜（酸化膜） ３，１３ ＳｉＯ2 膜 ４，１４ ゲート酸化膜 ５，１５ ゲートポリシリコン膜 ２０ 窒化絶縁膜（窒化酸化膜）
Claims (1)
- 【請求項１】 素子分離のための絶縁膜を形成したシリ
コン基板の素子形成領域表面を酸化して形成した酸化膜
をエッチング除去するゲート酸化膜形成前の前処理工程
において、 前記酸化膜を形成する前に前記素子分離のための絶縁膜
を選択的に窒化して窒化絶縁膜を形成し、前記酸化膜エ
ッチング除去時、前記素子分離のための絶縁膜のエッチ
ングを抑制することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1685792A JPH05218082A (ja) | 1992-01-31 | 1992-01-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1685792A JPH05218082A (ja) | 1992-01-31 | 1992-01-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218082A true JPH05218082A (ja) | 1993-08-27 |
Family
ID=11927893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1685792A Pending JPH05218082A (ja) | 1992-01-31 | 1992-01-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218082A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8008728B2 (en) | 2008-03-06 | 2011-08-30 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of semiconductor device |
-
1992
- 1992-01-31 JP JP1685792A patent/JPH05218082A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8008728B2 (en) | 2008-03-06 | 2011-08-30 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of semiconductor device |
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