JPH05291395A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05291395A JPH05291395A JP4118384A JP11838492A JPH05291395A JP H05291395 A JPH05291395 A JP H05291395A JP 4118384 A JP4118384 A JP 4118384A JP 11838492 A JP11838492 A JP 11838492A JP H05291395 A JPH05291395 A JP H05291395A
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Abstract
(57)【要約】
【目的】 半導体装置の素子分離領域を、素子形成領域
が設計値どおりの寸法となるように、また基板内部にス
トレスを発生しないように形成する。 【構成】 素子分離を形成する溝３にサイドウォール１
１を形成し、該サイドウォール１１をマスクとして、熱
酸化により基板内部に熱酸化層を形成し、この熱酸化層
をエッチング除去した後、再びサイドウォール１１をマ
スクとして、熱酸化により基板内部に熱酸化層１３を素
子形成領域が島状または島状に近い状態になるように形
成する。 【効果】 サイドウォールにより、熱酸化の際に溝の幅
が広がるのを防止でき、素子分離領域の幅を寸法通りに
制御性よく形成できる。
が設計値どおりの寸法となるように、また基板内部にス
トレスを発生しないように形成する。 【構成】 素子分離を形成する溝３にサイドウォール１
１を形成し、該サイドウォール１１をマスクとして、熱
酸化により基板内部に熱酸化層を形成し、この熱酸化層
をエッチング除去した後、再びサイドウォール１１をマ
スクとして、熱酸化により基板内部に熱酸化層１３を素
子形成領域が島状または島状に近い状態になるように形
成する。 【効果】 サイドウォールにより、熱酸化の際に溝の幅
が広がるのを防止でき、素子分離領域の幅を寸法通りに
制御性よく形成できる。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、特に、素子形成領域を島状または島状に近い状
態に分離する素子分離領域を制御性良く、かつ基板内に
ストレスを含まないように形成できる半導体装置の製造
方法に関するものである。
に関し、特に、素子形成領域を島状または島状に近い状
態に分離する素子分離領域を制御性良く、かつ基板内に
ストレスを含まないように形成できる半導体装置の製造
方法に関するものである。
【０００２】
【従来の技術】図１３は増速酸化を用いて、素子形成領
域を島状または島状に近い状態に酸化層で分離する従来
の半導体装置の製造方法を示す断面工程図である。図に
おいて、１は単結晶よりなる半導体基板（以下、基板と
称す）、２は基板１中に形成された高濃度不純物層、３
は基板１に形成された凹部である溝、４はゲート絶縁
膜、５はゲート電極、６は熱酸化層、７は素子形成領域
である。
域を島状または島状に近い状態に酸化層で分離する従来
の半導体装置の製造方法を示す断面工程図である。図に
おいて、１は単結晶よりなる半導体基板（以下、基板と
称す）、２は基板１中に形成された高濃度不純物層、３
は基板１に形成された凹部である溝、４はゲート絶縁
膜、５はゲート電極、６は熱酸化層、７は素子形成領域
である。
【０００３】次に従来の製造方法について説明する。ま
ず、図１３(a) に示すように、高濃度不純物層２が形成
された第１の導電型の半導体基板１上に、エッチングに
より少なくとも高濃度不純物層２の一部に達する溝３を
形成する。
ず、図１３(a) に示すように、高濃度不純物層２が形成
された第１の導電型の半導体基板１上に、エッチングに
より少なくとも高濃度不純物層２の一部に達する溝３を
形成する。
【０００４】次に、図１３(b) に示すように、素子形成
領域７が島状、または島状に近い形になるように、熱拡
散法を用いて、熱酸化層６を形成する。この場合、高濃
度不純物層２は基板１に比べて酸化速度が速いため、熱
酸化層６は高濃度不純物層２にそって形成される。
領域７が島状、または島状に近い形になるように、熱拡
散法を用いて、熱酸化層６を形成する。この場合、高濃
度不純物層２は基板１に比べて酸化速度が速いため、熱
酸化層６は高濃度不純物層２にそって形成される。
【０００５】その後、図１３(c) に示すように、素子形
成領域７の表面が露出するまで、熱酸化層６をエッチン
グし、ゲート絶縁膜４とゲート電極５を形成する。
成領域７の表面が露出するまで、熱酸化層６をエッチン
グし、ゲート絶縁膜４とゲート電極５を形成する。
【０００６】上記のような手順で、半導体装置の素子形
成領域７が島状あるいは島状に近い形状となるように素
子分離領域の形成を行っていた。
成領域７が島状あるいは島状に近い形状となるように素
子分離領域の形成を行っていた。
【０００７】
【発明が解決しようとする課題】以上のように、従来の
半導体装置の製造方法では、エッチングにより溝３を形
成した後、熱拡散法を用いて熱酸化層６を形成し、これ
により素子分離領域を形成していたので、例えば図１３
(a) ，(b) に示すように、エッチングにより形成した溝
３の幅をａ、溝３の側壁に熱拡散により形成した熱酸化
層の厚みをｂとすると、最終的に形成された素子分離領
域の幅は（ａ＋２ｂ）となり、寸法制御が悪い熱酸化層
の厚みに大きく左右され、寸法通りに制御できず、ま
た、素子形成領域７が小さくなってしまい、高集積半導
体装置には適応できないという問題点があった。
半導体装置の製造方法では、エッチングにより溝３を形
成した後、熱拡散法を用いて熱酸化層６を形成し、これ
により素子分離領域を形成していたので、例えば図１３
(a) ，(b) に示すように、エッチングにより形成した溝
３の幅をａ、溝３の側壁に熱拡散により形成した熱酸化
層の厚みをｂとすると、最終的に形成された素子分離領
域の幅は（ａ＋２ｂ）となり、寸法制御が悪い熱酸化層
の厚みに大きく左右され、寸法通りに制御できず、ま
た、素子形成領域７が小さくなってしまい、高集積半導
体装置には適応できないという問題点があった。
【０００８】また、高濃度不純物層２が熱酸化された領
域はその体積の増加により基板内部にストレスを発生さ
せ、素子特性に悪影響を及ぼすという問題点があった。
域はその体積の増加により基板内部にストレスを発生さ
せ、素子特性に悪影響を及ぼすという問題点があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、基板内部にストレスを発生させ
ないように素子分離領域を形成できるとともに、素子分
離幅を寸法通りに制御でき、高集積半導体装置に十分に
適応できる半導体装置の製造方法を提供することを目的
とする。
ためになされたもので、基板内部にストレスを発生させ
ないように素子分離領域を形成できるとともに、素子分
離幅を寸法通りに制御でき、高集積半導体装置に十分に
適応できる半導体装置の製造方法を提供することを目的
とする。
【００１０】
【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、素子分離領域に半導体基板中に形成し
た高濃度不純物層に達する溝を形成した後、溝の底部に
第１の酸化層を設け、その後、溝の両側壁にサイドウォ
ールを設け、このサイドウォールをマスクとして熱酸化
により溝の底部に第２の酸化層を形成し、この第２の酸
化層をエッチング除去した後、該第２の酸化層の除去部
に、再度熱酸化により第３の酸化層を形成して素子形成
領域を島状あるいは島状に近い形状に形成し、その後サ
イドウォールを取り除くようにしたものである。
置の製造方法は、素子分離領域に半導体基板中に形成し
た高濃度不純物層に達する溝を形成した後、溝の底部に
第１の酸化層を設け、その後、溝の両側壁にサイドウォ
ールを設け、このサイドウォールをマスクとして熱酸化
により溝の底部に第２の酸化層を形成し、この第２の酸
化層をエッチング除去した後、該第２の酸化層の除去部
に、再度熱酸化により第３の酸化層を形成して素子形成
領域を島状あるいは島状に近い形状に形成し、その後サ
イドウォールを取り除くようにしたものである。
【００１１】また、この発明に係る半導体装置の製造方
法は、素子分離領域に半導体基板中に形成した高濃度不
純物層に達する溝を形成した後、溝の底部に第１の酸化
層を設け、その後、溝の両側壁にサイドウォールを設
け、このサイドウォールをマスクとして熱酸化により溝
の底部に第２の酸化層を形成し、この第２の酸化層をエ
ッチング除去した後、該第２の酸化層の除去部に、再度
熱酸化により第３の酸化層を形成して素子形成領域を島
状あるいは島状に近い形状に形成し、その後サイドウォ
ールを取り除き、上記溝の途中まで第４の酸化層を設け
た後、素子形成領域の側面の一部に食い込むような形に
トランジスタを形成するようにしたものである。
法は、素子分離領域に半導体基板中に形成した高濃度不
純物層に達する溝を形成した後、溝の底部に第１の酸化
層を設け、その後、溝の両側壁にサイドウォールを設
け、このサイドウォールをマスクとして熱酸化により溝
の底部に第２の酸化層を形成し、この第２の酸化層をエ
ッチング除去した後、該第２の酸化層の除去部に、再度
熱酸化により第３の酸化層を形成して素子形成領域を島
状あるいは島状に近い形状に形成し、その後サイドウォ
ールを取り除き、上記溝の途中まで第４の酸化層を設け
た後、素子形成領域の側面の一部に食い込むような形に
トランジスタを形成するようにしたものである。
【００１２】
【作用】この発明の半導体装置の製造方法によれば、素
子分離を形成する溝の底部に第１の酸化層を形成後、該
溝の側壁にサイドウォールを形成し、その後、熱酸化に
より第２，第３の酸化層を形成するようにしたので、基
板内部のストレスを除去でき、また該熱酸化の際に素子
分離領域の幅が広がることはなく、素子分離領域の素子
分離幅は寸法通りに制御よく形成できる。
子分離を形成する溝の底部に第１の酸化層を形成後、該
溝の側壁にサイドウォールを形成し、その後、熱酸化に
より第２，第３の酸化層を形成するようにしたので、基
板内部のストレスを除去でき、また該熱酸化の際に素子
分離領域の幅が広がることはなく、素子分離領域の素子
分離幅は寸法通りに制御よく形成できる。
【００１３】また、この発明の半導体装置の製造方法に
よれば、素子分離を形成する溝の底部に第１の酸化層を
形成後、該溝の側壁にサイドウォールを形成し、その
後、熱酸化により第２，第３の酸化層を形成し、素子形
成領域を島状、あるいは島状に近い形状に形成し、サイ
ドウォールの除去後、溝の途中まで第４の酸化層を設け
た後、素子形成領域の側面の一部に食い込むような形に
トランジスタを形成するようにしたので、基板内部のス
トレスを除去でき、また熱酸化の際に素子分離領域の幅
が広がることはなく、素子分離領域の素子分離幅を寸法
通りに制御よく形成でき、さらに、トランジスタのチャ
ネル形成領域が素子分離領域の溝の側面の一部にまで及
び、実効チャネル幅が広くなる上、チャネル形成領域の
形状が折れ曲がるため、空乏層が広がりにくくなり、ナ
ロウチャネル効果を抑制できる。
よれば、素子分離を形成する溝の底部に第１の酸化層を
形成後、該溝の側壁にサイドウォールを形成し、その
後、熱酸化により第２，第３の酸化層を形成し、素子形
成領域を島状、あるいは島状に近い形状に形成し、サイ
ドウォールの除去後、溝の途中まで第４の酸化層を設け
た後、素子形成領域の側面の一部に食い込むような形に
トランジスタを形成するようにしたので、基板内部のス
トレスを除去でき、また熱酸化の際に素子分離領域の幅
が広がることはなく、素子分離領域の素子分離幅を寸法
通りに制御よく形成でき、さらに、トランジスタのチャ
ネル形成領域が素子分離領域の溝の側面の一部にまで及
び、実効チャネル幅が広くなる上、チャネル形成領域の
形状が折れ曲がるため、空乏層が広がりにくくなり、ナ
ロウチャネル効果を抑制できる。
【００１４】
【実施例】以下、この発明の一実施例を図について説明
する。図１ないし図１１はこの発明の一実施例による半
導体装置の製造方法を示す各主要工程の断面図である。
する。図１ないし図１１はこの発明の一実施例による半
導体装置の製造方法を示す各主要工程の断面図である。
【００１５】これらの図において、１は半導体基板、２
は基板１中に形成された高濃度不純物層、３は基板１に
形成された凹部である溝、４はゲート絶縁膜、５はゲー
ト電極、７は素子形成領域、１０は第１の酸化層、１１
はサイドウォール、１２は第２の熱酸化層、１３は第３
の熱酸化層、１４は第４の酸化層である。
は基板１中に形成された高濃度不純物層、３は基板１に
形成された凹部である溝、４はゲート絶縁膜、５はゲー
ト電極、７は素子形成領域、１０は第１の酸化層、１１
はサイドウォール、１２は第２の熱酸化層、１３は第３
の熱酸化層、１４は第４の酸化層である。
【００１６】以下、本実施例の製造方法を図１ないし図
１１に従って説明する。まず、図１において、従来例と
同様に高濃度不純物層２が形成された第１の導電型の半
導体基板１上に、エッチングにより少なくとも高濃度不
純物層２の一部に達する幅ａの溝３を形成する。
１１に従って説明する。まず、図１において、従来例と
同様に高濃度不純物層２が形成された第１の導電型の半
導体基板１上に、エッチングにより少なくとも高濃度不
純物層２の一部に達する幅ａの溝３を形成する。
【００１７】次に、図２に示すように、ＣＶＤ法により
溝３を埋めるように第１の酸化層１０を形成する。
溝３を埋めるように第１の酸化層１０を形成する。
【００１８】そして、図３に示すように、ドライエッチ
ングにより第１の酸化層１０を溝３の底部のみを残すよ
うにエッチングする。
ングにより第１の酸化層１０を溝３の底部のみを残すよ
うにエッチングする。
【００１９】次に、基板１の酸化を防止するために、Ｃ
ＶＤ法により全面に窒化膜を形成し、異方性エッチング
により、図４に示すように溝３の側壁にのみサイドウォ
ール１１を形成する。
ＶＤ法により全面に窒化膜を形成し、異方性エッチング
により、図４に示すように溝３の側壁にのみサイドウォ
ール１１を形成する。
【００２０】その後、図５に示すように熱拡散法により
第２の熱酸化層１２を形成する。このとき、第２の熱酸
化層１２はサイドウォール１１の形成部には形成されな
い。ここで、熱拡散法を用いて厚い第２の熱酸化層１２
を形成すると、体積の増加により基板内部にストレスが
発生する。本実施例ではこのストレスを取り除くため
に、図６に示すように、ウエットエッチングにより第２
の熱酸化層１２のみを選択除去する。
第２の熱酸化層１２を形成する。このとき、第２の熱酸
化層１２はサイドウォール１１の形成部には形成されな
い。ここで、熱拡散法を用いて厚い第２の熱酸化層１２
を形成すると、体積の増加により基板内部にストレスが
発生する。本実施例ではこのストレスを取り除くため
に、図６に示すように、ウエットエッチングにより第２
の熱酸化層１２のみを選択除去する。
【００２１】そして、さらに熱拡散法を用いて図７に示
すような素子形成領域７が島状に近い形状になるまで第
３の熱酸化層１３を形成する。この際には、第２の熱酸
化層１２の除去により基板内部に空間が形成されている
ので、熱酸化層１３の形成による体積増加はこの空間に
吸収され、基板内部のストレスは発生しない。
すような素子形成領域７が島状に近い形状になるまで第
３の熱酸化層１３を形成する。この際には、第２の熱酸
化層１２の除去により基板内部に空間が形成されている
ので、熱酸化層１３の形成による体積増加はこの空間に
吸収され、基板内部のストレスは発生しない。
【００２２】次に、図８に示すように、選択エッチング
によりサイドウォール１１のみを取り除く。
によりサイドウォール１１のみを取り除く。
【００２３】そして、図９に示すように、溝３を埋める
ような第４の酸化層１４をＣＶＤ法により形成し、図１
０に示すように素子形成領域７の表面が現れるまでエッ
チングする。ここで、本実施例では、さらに酸化層１４
を分離溝の途中まで食い込むようにエッチング除去して
いる。
ような第４の酸化層１４をＣＶＤ法により形成し、図１
０に示すように素子形成領域７の表面が現れるまでエッ
チングする。ここで、本実施例では、さらに酸化層１４
を分離溝の途中まで食い込むようにエッチング除去して
いる。
【００２４】最後に、図１１に示すようにゲート絶縁膜
４およびゲート電極５を形成する。ここでは、酸化層１
４が分離溝の途中まで食い込むようにエッチングされて
いるため、ゲート絶縁膜４及びゲート電極５は分離溝３
の側面に回り込んだ形で形成される。
４およびゲート電極５を形成する。ここでは、酸化層１
４が分離溝の途中まで食い込むようにエッチングされて
いるため、ゲート絶縁膜４及びゲート電極５は分離溝３
の側面に回り込んだ形で形成される。
【００２５】このような本実施例によれば、素子分離を
形成する溝３にサイドウォール１１を形成し、これをマ
スクとして第２の熱酸化層１２の形成、および第３の熱
酸化層１３の形成を行うようにしたので、これらの熱酸
化層の形成時に素子分離領域が溝３の幅ａより広がるこ
とはなく、従って、素子形成領域７を寸法通りに制御性
よく形成することができる。
形成する溝３にサイドウォール１１を形成し、これをマ
スクとして第２の熱酸化層１２の形成、および第３の熱
酸化層１３の形成を行うようにしたので、これらの熱酸
化層の形成時に素子分離領域が溝３の幅ａより広がるこ
とはなく、従って、素子形成領域７を寸法通りに制御性
よく形成することができる。
【００２６】また、本実施例ではトランジスタのチャネ
ル形成領域が素子分離領域の溝の側面の一部にまで及ぶ
ように形成するので、実効チャネル幅が広くなり、ナロ
ウチャネル効果を抑えることができる。
ル形成領域が素子分離領域の溝の側面の一部にまで及ぶ
ように形成するので、実効チャネル幅が広くなり、ナロ
ウチャネル効果を抑えることができる。
【００２７】また、トランジスタのチャネル形成領域の
形状が折れ曲がるように形成するので、トランジスタの
空乏層は広がりにくくなり、これによっても、ナロウチ
ャネル効果を抑えることができる。
形状が折れ曲がるように形成するので、トランジスタの
空乏層は広がりにくくなり、これによっても、ナロウチ
ャネル効果を抑えることができる。
【００２８】次に、この発明の他の実施例を図について
説明する。なお、従来の技術の説明及び第１の実施例と
重複する部分は適宜その説明を省略する。
説明する。なお、従来の技術の説明及び第１の実施例と
重複する部分は適宜その説明を省略する。
【００２９】図１２はこの発明の他の実施例による半導
体装置の製造方法の要部断面図を示したものである。従
来例及び上記実施例と同様に、図において、１は半導体
基板、２は基板１中に形成された高濃度不純物層、３は
基板１に形成された凹部である溝、４はゲート絶縁膜、
５はゲート電極、７は素子形成領域、１１はサイドウォ
ール、１３は第３の熱酸化層、１４は第４の酸化層であ
る。
体装置の製造方法の要部断面図を示したものである。従
来例及び上記実施例と同様に、図において、１は半導体
基板、２は基板１中に形成された高濃度不純物層、３は
基板１に形成された凹部である溝、４はゲート絶縁膜、
５はゲート電極、７は素子形成領域、１１はサイドウォ
ール、１３は第３の熱酸化層、１４は第４の酸化層であ
る。
【００３０】以下、本実施例の製造方法を図１２(a),
(b) について説明する。図１２(a) は、上記実施例の図
７の工程において、素子形成領域７が島状に近い形状に
なるようになるまで第３の熱酸化層１３を形成したの
ち、さらに、素子形成領域７が完全に島状になるまで熱
酸化し、第３の熱酸化層１３を形成したものである。
(b) について説明する。図１２(a) は、上記実施例の図
７の工程において、素子形成領域７が島状に近い形状に
なるようになるまで第３の熱酸化層１３を形成したの
ち、さらに、素子形成領域７が完全に島状になるまで熱
酸化し、第３の熱酸化層１３を形成したものである。
【００３１】次に、上記実施例と同様な方法で、選択エ
ッチングによりサイドウォール１１のみを取り除き、溝
３を埋めるような第４の酸化層１４をＣＶＤ法により形
成し、これを素子形成領域７の表面が現れるまでエッチ
バックし、最後に、ゲート絶縁膜４およびゲート電極５
を形成すると、図１２(b) に示すような素子形成領域７
が島状に素子分離された半導体装置が製造される。
ッチングによりサイドウォール１１のみを取り除き、溝
３を埋めるような第４の酸化層１４をＣＶＤ法により形
成し、これを素子形成領域７の表面が現れるまでエッチ
バックし、最後に、ゲート絶縁膜４およびゲート電極５
を形成すると、図１２(b) に示すような素子形成領域７
が島状に素子分離された半導体装置が製造される。
【００３２】このような本実施例においても素子分離を
形成する溝３にサイドウォール１１を形成後、第２の熱
酸化層１２，および第３の熱酸化層１３の形成を行うよ
うにしたので、熱酸化層の形成時に素子分離領域が溝３
の幅ａより広がることはなく、島状の素子形成領域７を
寸法通りに制御性よく形成することができる。
形成する溝３にサイドウォール１１を形成後、第２の熱
酸化層１２，および第３の熱酸化層１３の形成を行うよ
うにしたので、熱酸化層の形成時に素子分離領域が溝３
の幅ａより広がることはなく、島状の素子形成領域７を
寸法通りに制御性よく形成することができる。
【００３３】また、本実施例においてもトランジスタの
チャネル形成領域が素子分離領域の溝の側面の一部にま
で及ぶように形成するので、実効チャネル幅が広くな
り、ナロウチャネル効果を抑えることができる。
チャネル形成領域が素子分離領域の溝の側面の一部にま
で及ぶように形成するので、実効チャネル幅が広くな
り、ナロウチャネル効果を抑えることができる。
【００３４】また、トランジスタのチャネル形成領域の
形状が折れ曲がるように形成するので、トランジスタの
空乏層は広がりにくくなり、これによっても、ナロウチ
ャネル効果を抑えることができる。
形状が折れ曲がるように形成するので、トランジスタの
空乏層は広がりにくくなり、これによっても、ナロウチ
ャネル効果を抑えることができる。
【００３５】
【発明の効果】以上のように、この発明によれば、半導
体装置は素子分離を形成する溝にサイドウォールを形成
し、素子分離領域が広がらないようにしたので、島状ま
たは島状に近い状態になるように形成した素子形成領域
が寸法通りに制御よく仕上がるという効果がある。
体装置は素子分離を形成する溝にサイドウォールを形成
し、素子分離領域が広がらないようにしたので、島状ま
たは島状に近い状態になるように形成した素子形成領域
が寸法通りに制御よく仕上がるという効果がある。
【００３６】また、トランジスタのチャネル形成領域が
素子分離領域の溝の側面の一部にまで及ぶようにしたの
で、実効チャネル幅が広くなり、ナロウチャネル効果が
抑えられるという効果がある。
素子分離領域の溝の側面の一部にまで及ぶようにしたの
で、実効チャネル幅が広くなり、ナロウチャネル効果が
抑えられるという効果がある。
【００３７】また、トランジスタのチャネル形成領域の
形状が折れ曲がるようにしたので、トランジスタの空乏
層が広がりにくくなり、これによってもナロウチャネル
効果が抑えられるという効果がある。
形状が折れ曲がるようにしたので、トランジスタの空乏
層が広がりにくくなり、これによってもナロウチャネル
効果が抑えられるという効果がある。
【図１】本発明の一実施例による半導体装置の製造方法
を示す主要工程の断面図である。
を示す主要工程の断面図である。
【図２】本発明の一実施例による半導体装置の製造方法
を示す主要工程の断面図である。
を示す主要工程の断面図である。
【図３】本発明の一実施例による半導体装置の製造方法
を示す主要工程の断面図である。
を示す主要工程の断面図である。
【図４】本発明の一実施例による半導体装置の製造方法
を示す主要工程の断面図である。
を示す主要工程の断面図である。
【図５】本発明の一実施例による半導体装置の製造方法
を示す主要工程の断面図である。
を示す主要工程の断面図である。
【図６】本発明の一実施例による半導体装置の製造方法
を示す主要工程の断面図である。
を示す主要工程の断面図である。
【図７】本発明の一実施例による半導体装置の製造方法
を示す主要工程の断面図である。
を示す主要工程の断面図である。
【図８】本発明の一実施例による半導体装置の製造方法
を示す主要工程の断面図である。
を示す主要工程の断面図である。
【図９】本発明の一実施例による半導体装置の製造方法
を示す主要工程の断面図である。
を示す主要工程の断面図である。
【図１０】本発明の一実施例による半導体装置の製造方
法を示す主要工程の断面図である。
法を示す主要工程の断面図である。
【図１１】本発明の一実施例による半導体装置の製造方
法を示す主要工程の断面図である。
法を示す主要工程の断面図である。
【図１２】本発明の他の実施例による半導体装置の製造
方法を示す各主要工程の断面図である。
方法を示す各主要工程の断面図である。
【図１３】従来例による半導体装置の製造方法を示す断
面図である。
面図である。
１ 半導体基板 ２ 基板中に形成された高濃度不純物層 ３ 基板に形成された凹部である溝 ４ ゲート絶縁膜 ５ ゲート電極 ６ 熱酸化層 ７ 素子形成領域 １０ 第１の酸化層 １１ サイドウォール １２ 第２の熱酸化層 １３ 第３の熱酸化層 １４ 第４の酸化層
Claims (2)
- 【請求項１】 素子分離領域に、半導体基板中に形成し
た高濃度不純物層に達する溝を形成する工程と、 該溝の底部に第１の酸化層を設ける工程と、 前記溝の両側壁にサイドウォールを設ける工程と、 熱酸化により前記溝の底部に第２の酸化層を形成し、こ
れを除去する工程と、 該第２の酸化層の除去部に、再度、熱酸化により第３の
酸化層を形成し、素子形成領域を島状、あるいは島状に
近い形状に形成する工程と、 前記サイドウォールを取り除く工程とを含むことを特徴
とする半導体装置の製造方法。 - 【請求項２】 素子分離領域に、半導体基板中に形成し
た高濃度不純物層に達する溝を形成する工程と、 該溝の底部に第１の酸化層を設ける工程と、 前記溝の両側壁にサイドウォールを設ける工程と、 熱酸化により前記溝の底部に第２の酸化層を形成し、こ
れを除去する工程と、 該第２の酸化層の除去部に、再度、熱酸化により第３の
酸化層を形成し、素子形成領域を島状、あるいは島状に
近い形状に形成する工程と、 前記サイドウォールを取り除く工程と、 前記溝の途中まで第４の酸化層を設ける工程と、 その素子形成領域の側面の一部に食い込むような形にト
ランジスタを形成する工程とを含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4118384A JPH05291395A (ja) | 1992-04-10 | 1992-04-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4118384A JPH05291395A (ja) | 1992-04-10 | 1992-04-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291395A true JPH05291395A (ja) | 1993-11-05 |
Family
ID=14735361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4118384A Pending JPH05291395A (ja) | 1992-04-10 | 1992-04-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291395A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336568B1 (ko) * | 1998-06-25 | 2002-09-05 | 주식회사 하이닉스반도체 | 반도체소자의소자분리막형성방법 |
| JP2008118084A (ja) * | 2006-10-31 | 2008-05-22 | Hynix Semiconductor Inc | 半導体素子の素子分離膜形成方法 |
| KR100877003B1 (ko) * | 2006-12-27 | 2009-01-08 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 제조방법 |
| US7687368B2 (en) | 2004-06-18 | 2010-03-30 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method |
| JP2010153598A (ja) * | 2008-12-25 | 2010-07-08 | Sharp Corp | 半導体装置及びその製造方法 |
| JP2012028420A (ja) * | 2010-07-20 | 2012-02-09 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1992
- 1992-04-10 JP JP4118384A patent/JPH05291395A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336568B1 (ko) * | 1998-06-25 | 2002-09-05 | 주식회사 하이닉스반도체 | 반도체소자의소자분리막형성방법 |
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| KR100877003B1 (ko) * | 2006-12-27 | 2009-01-08 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 제조방법 |
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| JP2012028420A (ja) * | 2010-07-20 | 2012-02-09 | Toshiba Corp | 半導体装置およびその製造方法 |
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