JPH0521811A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0521811A JPH0521811A JP3198715A JP19871591A JPH0521811A JP H0521811 A JPH0521811 A JP H0521811A JP 3198715 A JP3198715 A JP 3198715A JP 19871591 A JP19871591 A JP 19871591A JP H0521811 A JPH0521811 A JP H0521811A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- gate electrode
- gate
- insulating film
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＬＤＤ構造ＭＯＳトランジスタと高耐圧のマ
スクＬＤＤ構造ＭＯＳトランジスタとが混在する半導体
装置の製造工程の簡略化を図る。 【構成】 ゲート電極４を形成し、その表面に絶縁膜を
形成した後、全面に多結晶Si膜を形成する。次に、レジ
ストパターンをマスクとしてこの多結晶Si膜をエッチバ
ックしてゲート電極９を形成するとともに、ゲート電極
４の側壁にサイドウォールスペーサを形成する。次に、
ゲート電極９とゲート電極４及びサイドウォールスペー
サとをマスクとして一回目のＰの低濃度のイオン注入を
行う。次に、サイドウォールスペーサを除去した後、ゲ
ート電極４、９をマスクとして二回目のＰの低濃度のイ
オン注入を行う。これらの二回のイオン注入により、Ｌ
ＤＤ構造ＭＯＳトランジスタ及びマスクＬＤＤ構造ＭＯ
Ｓトランジスタのソース領域及びドレイン領域の低不純
物濃度部となる低不純物濃度拡散層１１、１２、１３、
１４を形成する。
スクＬＤＤ構造ＭＯＳトランジスタとが混在する半導体
装置の製造工程の簡略化を図る。 【構成】 ゲート電極４を形成し、その表面に絶縁膜を
形成した後、全面に多結晶Si膜を形成する。次に、レジ
ストパターンをマスクとしてこの多結晶Si膜をエッチバ
ックしてゲート電極９を形成するとともに、ゲート電極
４の側壁にサイドウォールスペーサを形成する。次に、
ゲート電極９とゲート電極４及びサイドウォールスペー
サとをマスクとして一回目のＰの低濃度のイオン注入を
行う。次に、サイドウォールスペーサを除去した後、ゲ
ート電極４、９をマスクとして二回目のＰの低濃度のイ
オン注入を行う。これらの二回のイオン注入により、Ｌ
ＤＤ構造ＭＯＳトランジスタ及びマスクＬＤＤ構造ＭＯ
Ｓトランジスタのソース領域及びドレイン領域の低不純
物濃度部となる低不純物濃度拡散層１１、１２、１３、
１４を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置及びその
製造方法に関し、例えば不揮発性半導体メモリに適用し
て好適なものである。
製造方法に関し、例えば不揮発性半導体メモリに適用し
て好適なものである。
【０００２】
【従来の技術】不揮発性半導体メモリとしてＥＥＰＲＯ
ＭやＥＰＲＯＭが知られている。このようなＥＥＰＲＯ
ＭやＥＰＲＯＭとして、サイドウォールスペーサを用い
たＬＤＤ（lightly doped drain)構造のＭＯＳトランジ
スタ（以下「ＬＤＤ構造ＭＯＳトランジスタ」という）
と、高耐圧トランジスタとして用いられるいわゆるマス
ク（masked) ＬＤＤ構造（またはオフセットドレイン構
造）のＭＯＳトランジスタ（以下「マスクＬＤＤ構造Ｍ
ＯＳトランジスタ」という）とがメモリトランジスタと
ともに同一基板上に混在するものがある。
ＭやＥＰＲＯＭが知られている。このようなＥＥＰＲＯ
ＭやＥＰＲＯＭとして、サイドウォールスペーサを用い
たＬＤＤ（lightly doped drain)構造のＭＯＳトランジ
スタ（以下「ＬＤＤ構造ＭＯＳトランジスタ」という）
と、高耐圧トランジスタとして用いられるいわゆるマス
ク（masked) ＬＤＤ構造（またはオフセットドレイン構
造）のＭＯＳトランジスタ（以下「マスクＬＤＤ構造Ｍ
ＯＳトランジスタ」という）とがメモリトランジスタと
ともに同一基板上に混在するものがある。
【０００３】このようなＬＤＤ構造ＭＯＳトランジスタ
とマスクＬＤＤ構造ＭＯＳトランジスタとが混在するＥ
ＥＰＲＯＭまたはＥＰＲＯＭにおいては、これらのＬＤ
Ｄ構造ＭＯＳトランジスタ及びマスクＬＤＤ構造ＭＯＳ
トランジスタのドレイン領域にその近傍の電界緩和を図
るために形成される低不純物濃度部の不純物濃度は通
常、互いに異なる。このために、このＥＥＰＲＯＭまた
はＥＰＲＯＭは従来、次のような方法で製造されてい
た。
とマスクＬＤＤ構造ＭＯＳトランジスタとが混在するＥ
ＥＰＲＯＭまたはＥＰＲＯＭにおいては、これらのＬＤ
Ｄ構造ＭＯＳトランジスタ及びマスクＬＤＤ構造ＭＯＳ
トランジスタのドレイン領域にその近傍の電界緩和を図
るために形成される低不純物濃度部の不純物濃度は通
常、互いに異なる。このために、このＥＥＰＲＯＭまた
はＥＰＲＯＭは従来、次のような方法で製造されてい
た。
【０００４】すなわち、図７Ａに示すように、まずｐ型
シリコン（Si）基板１０１の表面にフィールド絶縁膜１
０２を選択的に形成して素子間分離を行った後、このフ
ィールド絶縁膜１０２に囲まれた活性領域の表面にゲー
ト絶縁膜１０３を形成する。この場合、高耐圧トランジ
スタとして用いられるマスクＬＤＤ構造ＭＯＳトランジ
スタの形成部のゲート絶縁膜１０３の膜厚は、ＬＤＤ構
造ＭＯＳトランジスタの形成部のゲート絶縁膜１０３の
膜厚に比べて大きく設定される。
シリコン（Si）基板１０１の表面にフィールド絶縁膜１
０２を選択的に形成して素子間分離を行った後、このフ
ィールド絶縁膜１０２に囲まれた活性領域の表面にゲー
ト絶縁膜１０３を形成する。この場合、高耐圧トランジ
スタとして用いられるマスクＬＤＤ構造ＭＯＳトランジ
スタの形成部のゲート絶縁膜１０３の膜厚は、ＬＤＤ構
造ＭＯＳトランジスタの形成部のゲート絶縁膜１０３の
膜厚に比べて大きく設定される。
【０００５】次に、ＣＶＤ法により全面に多結晶Si膜を
形成し、この多結晶Si膜に不純物をドープして低抵抗化
した後、この多結晶Si膜をエッチングにより所定形状に
パターニングして、ＬＤＤ構造ＭＯＳトランジスタのゲ
ート電極１０４及びマスクＬＤＤ構造ＭＯＳトランジス
タのゲート電極１０５を形成する。次に、マスクＬＤＤ
構造ＭＯＳトランジスタ形成部の表面をレジストパター
ン１０６で覆った後、このレジストパターン１０６に覆
われていないＬＤＤ構造ＭＯＳトランジスタ形成部のｐ
型Si基板１０１中にゲート電極１０４をマスクとしてｎ
型不純物であるリン（Ｐ）を低濃度にイオン注入する。
このＰのイオン注入のドーズ量は、例えば３×１０13cm
-2程度に設定される。このＰのイオン注入によって、ゲ
ート電極１０４に対して自己整合的にｎ- 型の低不純物
濃度拡散層１０７、１０８が形成される。
形成し、この多結晶Si膜に不純物をドープして低抵抗化
した後、この多結晶Si膜をエッチングにより所定形状に
パターニングして、ＬＤＤ構造ＭＯＳトランジスタのゲ
ート電極１０４及びマスクＬＤＤ構造ＭＯＳトランジス
タのゲート電極１０５を形成する。次に、マスクＬＤＤ
構造ＭＯＳトランジスタ形成部の表面をレジストパター
ン１０６で覆った後、このレジストパターン１０６に覆
われていないＬＤＤ構造ＭＯＳトランジスタ形成部のｐ
型Si基板１０１中にゲート電極１０４をマスクとしてｎ
型不純物であるリン（Ｐ）を低濃度にイオン注入する。
このＰのイオン注入のドーズ量は、例えば３×１０13cm
-2程度に設定される。このＰのイオン注入によって、ゲ
ート電極１０４に対して自己整合的にｎ- 型の低不純物
濃度拡散層１０７、１０８が形成される。
【０００６】次に、レジストパターン１０６を除去した
後、図７Ｂに示すように、ＬＤＤ構造ＭＯＳトランジス
タ形成部の表面をレジストパターン１０９で覆い、この
レジストパターン１０９に覆われていないマスクＬＤＤ
構造ＭＯＳトランジスタ形成部のｐ型Si基板１０１中に
ゲート電極１０５をマスクとしてＰを低濃度にイオン注
入する。このＰのイオン注入のドーズ量は、例えば４×
１０12cm-2程度に設定される。このＰのイオン注入によ
って、ゲート電極１０５に対して自己整合的にｎ- 型の
低不純物濃度拡散層１１０、１１１が形成される。
後、図７Ｂに示すように、ＬＤＤ構造ＭＯＳトランジス
タ形成部の表面をレジストパターン１０９で覆い、この
レジストパターン１０９に覆われていないマスクＬＤＤ
構造ＭＯＳトランジスタ形成部のｐ型Si基板１０１中に
ゲート電極１０５をマスクとしてＰを低濃度にイオン注
入する。このＰのイオン注入のドーズ量は、例えば４×
１０12cm-2程度に設定される。このＰのイオン注入によ
って、ゲート電極１０５に対して自己整合的にｎ- 型の
低不純物濃度拡散層１１０、１１１が形成される。
【０００７】次に、レジストパターン１０９を除去した
後、図７Ｃに示すように、ゲート電極１０４、１０５の
側壁にSiＯ2 から成るサイドウォールスペーサ１１２を
形成する。次に、マスクＬＤＤ構造ＭＯＳトランジスタ
形成部におけるゲート電極１０５の片側の部分及びこの
ゲート電極１０５に隣接する部分のｐ型Si基板１０１を
覆うようにレジストパターン１１３を形成する。この
後、ゲート電極１０４、サイドウォールスペーサ１１
２、ゲート電極１０５及びレジストパターン１１３をマ
スクとしてｐ型Si基板１０１中にｎ型不純物であるヒ素
（As）を高濃度にイオン注入する。このAsのイオン注入
のドーズ量は、例えば５×１０15cm-2程度に設定され
る。
後、図７Ｃに示すように、ゲート電極１０４、１０５の
側壁にSiＯ2 から成るサイドウォールスペーサ１１２を
形成する。次に、マスクＬＤＤ構造ＭＯＳトランジスタ
形成部におけるゲート電極１０５の片側の部分及びこの
ゲート電極１０５に隣接する部分のｐ型Si基板１０１を
覆うようにレジストパターン１１３を形成する。この
後、ゲート電極１０４、サイドウォールスペーサ１１
２、ゲート電極１０５及びレジストパターン１１３をマ
スクとしてｐ型Si基板１０１中にｎ型不純物であるヒ素
（As）を高濃度にイオン注入する。このAsのイオン注入
のドーズ量は、例えば５×１０15cm-2程度に設定され
る。
【０００８】このAsのイオン注入によって、ＬＤＤ構造
ＭＯＳトランジスタ用のｎ+ 型のソース領域１１４及び
ドレイン領域１１５が形成されるとともに、マスクＬＤ
Ｄ構造ＭＯＳトランジスタのｎ+ 型のソース領域１１６
及びドレイン領域１１７が形成される。
ＭＯＳトランジスタ用のｎ+ 型のソース領域１１４及び
ドレイン領域１１５が形成されるとともに、マスクＬＤ
Ｄ構造ＭＯＳトランジスタのｎ+ 型のソース領域１１６
及びドレイン領域１１７が形成される。
【０００９】ゲート電極１０４とソース領域１１４及び
ドレイン領域１１５とにより、ｎチャネルのＬＤＤ構造
ＭＯＳトランジスタが形成される。この場合、これらの
ソース領域１１４及びドレイン領域１１５には、サイド
ウォールスペーサ１１２の下側の部分に、それぞれ先に
形成された低不純物濃度拡散層１０７、１０８から成る
低不純物濃度部１１４ａ、１１５ａが形成されている。
一方、ゲート電極１０５とソース領域１１６及びドレイ
ン領域１１７とにより、ｎチャネルのマスクＬＤＤ構造
ＭＯＳトランジスタが形成される。この場合、このドレ
イン領域１１７には、ゲート電極１０５側の部分に、先
に形成された低不純物濃度拡散層１１１から成る低不純
物濃度部１１７ａが形成されている。そして、ドレイン
領域１１７の高不純物濃度部は、この低不純物濃度部１
１７ａの幅だけゲート電極１０５の端部からオフセット
している。また、ソース領域１１６には、サイドウォー
ルスペーサ１１２の下側の部分に、先に形成された低不
純物濃度拡散層１１０から成る低不純物濃度部１１６ａ
が形成されている。
ドレイン領域１１５とにより、ｎチャネルのＬＤＤ構造
ＭＯＳトランジスタが形成される。この場合、これらの
ソース領域１１４及びドレイン領域１１５には、サイド
ウォールスペーサ１１２の下側の部分に、それぞれ先に
形成された低不純物濃度拡散層１０７、１０８から成る
低不純物濃度部１１４ａ、１１５ａが形成されている。
一方、ゲート電極１０５とソース領域１１６及びドレイ
ン領域１１７とにより、ｎチャネルのマスクＬＤＤ構造
ＭＯＳトランジスタが形成される。この場合、このドレ
イン領域１１７には、ゲート電極１０５側の部分に、先
に形成された低不純物濃度拡散層１１１から成る低不純
物濃度部１１７ａが形成されている。そして、ドレイン
領域１１７の高不純物濃度部は、この低不純物濃度部１
１７ａの幅だけゲート電極１０５の端部からオフセット
している。また、ソース領域１１６には、サイドウォー
ルスペーサ１１２の下側の部分に、先に形成された低不
純物濃度拡散層１１０から成る低不純物濃度部１１６ａ
が形成されている。
【００１０】
【発明が解決しようとする課題】上述の従来のＥＥＰＲ
ＯＭまたはＥＰＲＯＭの製造方法においては、ＬＤＤ構
造ＭＯＳトランジスタのソース領域１１４及びドレイン
領域１１５の低不純物濃度部１１４ａ、１１５ａとなる
低不純物濃度拡散層１０７、１０８とマスクＬＤＤ構造
ＭＯＳトランジスタのソース領域１１６及びドレイン領
域１１７の低不純物濃度部１１６ａ、１１７ａとなる低
不純物濃度拡散層１１０、１１１とをイオン注入により
形成する際にマスクとしてそれぞれレジストパターン１
０６、１０９を用いているため、これらのレジストパタ
ーン１０６、１０９を形成するために二回のリソグラフ
ィー工程が必要であり、従って製造方法が複雑であっ
た。
ＯＭまたはＥＰＲＯＭの製造方法においては、ＬＤＤ構
造ＭＯＳトランジスタのソース領域１１４及びドレイン
領域１１５の低不純物濃度部１１４ａ、１１５ａとなる
低不純物濃度拡散層１０７、１０８とマスクＬＤＤ構造
ＭＯＳトランジスタのソース領域１１６及びドレイン領
域１１７の低不純物濃度部１１６ａ、１１７ａとなる低
不純物濃度拡散層１１０、１１１とをイオン注入により
形成する際にマスクとしてそれぞれレジストパターン１
０６、１０９を用いているため、これらのレジストパタ
ーン１０６、１０９を形成するために二回のリソグラフ
ィー工程が必要であり、従って製造方法が複雑であっ
た。
【００１１】従って、この発明の目的は、上述のような
二種類のＭＯＳトランジスタが混在する半導体装置の製
造工程の簡略化を図ることができる半導体装置の製造方
法を提供することにある。この発明の他の目的は、上述
のように二種類のＭＯＳトランジスタが同一基板上に混
在する場合に、高耐圧トランジスタとして用いられるＭ
ＯＳトランジスタの耐圧の向上を図ることができる半導
体装置を提供することにある。
二種類のＭＯＳトランジスタが混在する半導体装置の製
造工程の簡略化を図ることができる半導体装置の製造方
法を提供することにある。この発明の他の目的は、上述
のように二種類のＭＯＳトランジスタが同一基板上に混
在する場合に、高耐圧トランジスタとして用いられるＭ
ＯＳトランジスタの耐圧の向上を図ることができる半導
体装置を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明は、第１の膜厚のゲート絶縁膜（３）を
有する第１のＭＯＳトランジスタ及び第１の膜厚よりも
大きい第２の膜厚のゲート絶縁膜（３）を有する第２の
ＭＯＳトランジスタを有する半導体装置の製造方法にお
いて、半導体基板（１）上に第１の膜厚のゲート絶縁膜
（３）及び第２の膜厚のゲート絶縁膜（３）を形成する
工程と、第１の膜厚のゲート絶縁膜（３）及び第２の膜
厚のゲート絶縁膜（３）の上にそれぞれ第１のＭＯＳト
ランジスタのゲート電極（９）及び第２のＭＯＳトラン
ジスタのゲート電極（４）を形成する工程と、第２のＭ
ＯＳトランジスタのゲート電極（４）の側壁にサイドウ
ォールスペーサ（１0 ）を形成する工程と、第１のＭＯ
Ｓトランジスタのゲート電極（９）と第２のＭＯＳトラ
ンジスタのゲート電極（４）及びサイドウォールスペー
サ（１０）とをマスクとして半導体基板（１）中にソー
ス領域及びドレイン領域形成用の不純物の第１の低濃度
のイオン注入を行う工程と、サイドウォールスペーサ
（１０）を除去した後、第１のＭＯＳトランジスタのゲ
ート電極（９）と第２のＭＯＳトランジスタのゲート電
極（４）とをマスクとして半導体基板（１）中にソース
領域及びドレイン領域形成用の不純物の第２の低濃度の
イオン注入を行う工程とを具備するものである。
に、第１の発明は、第１の膜厚のゲート絶縁膜（３）を
有する第１のＭＯＳトランジスタ及び第１の膜厚よりも
大きい第２の膜厚のゲート絶縁膜（３）を有する第２の
ＭＯＳトランジスタを有する半導体装置の製造方法にお
いて、半導体基板（１）上に第１の膜厚のゲート絶縁膜
（３）及び第２の膜厚のゲート絶縁膜（３）を形成する
工程と、第１の膜厚のゲート絶縁膜（３）及び第２の膜
厚のゲート絶縁膜（３）の上にそれぞれ第１のＭＯＳト
ランジスタのゲート電極（９）及び第２のＭＯＳトラン
ジスタのゲート電極（４）を形成する工程と、第２のＭ
ＯＳトランジスタのゲート電極（４）の側壁にサイドウ
ォールスペーサ（１0 ）を形成する工程と、第１のＭＯ
Ｓトランジスタのゲート電極（９）と第２のＭＯＳトラ
ンジスタのゲート電極（４）及びサイドウォールスペー
サ（１０）とをマスクとして半導体基板（１）中にソー
ス領域及びドレイン領域形成用の不純物の第１の低濃度
のイオン注入を行う工程と、サイドウォールスペーサ
（１０）を除去した後、第１のＭＯＳトランジスタのゲ
ート電極（９）と第２のＭＯＳトランジスタのゲート電
極（４）とをマスクとして半導体基板（１）中にソース
領域及びドレイン領域形成用の不純物の第２の低濃度の
イオン注入を行う工程とを具備するものである。
【００１３】第２の発明は、第１の膜厚のゲート絶縁膜
（３）を有する第１のＭＯＳトランジスタ、第１の膜厚
よりも大きい第２の膜厚のゲート絶縁膜（３）を有する
第２のＭＯＳトランジスタ及び第３の膜厚のゲート絶縁
膜（３）を有するメモリトランジスタを有する半導体装
置の製造方法において、半導体基板（１）上に第１の膜
厚のゲート絶縁膜（３）、第２の膜厚のゲート絶縁膜
（３）及び第３の膜厚のゲート絶縁膜（３）を形成する
工程と、半導体基板（１）上に第１の導体膜を形成した
後、第１の導体膜をパターニングすることにより第２の
ＭＯＳトランジスタのゲート電極（４）及びメモリトラ
ンジスタのフローティングゲート形成用のパターン
（５）を形成する工程と、第２のＭＯＳトランジスタの
ゲート電極（４）及びフローティングゲート形成用のパ
ターン（５）の表面に絶縁膜（６）を形成した後、半導
体基板（１）上に第２の導体膜（７）を形成する工程
と、第２の導体膜（７）のうちの第１のＭＯＳトランジ
スタのゲート電極となる部分及びメモリトランジスタの
コントロールゲートとなる部分の上にマスク（８）を形
成した後、マスク（８）を用いて第２の導体膜（７）を
半導体基板（１）の表面に対して垂直な方向にエッチン
グすることにより第１のＭＯＳトランジスタのゲート電
極（９）及びメモリトランジスタのコントロールゲート
（ＣＧ）を形成するとともに、第２のＭＯＳトランジス
タのゲート電極（４）の側壁にサイドウォールスペーサ
（１０）を形成する工程と、第１のＭＯＳトランジスタ
のゲート電極（９）と第２のＭＯＳトランジスタのゲー
ト電極（４）及びサイドウォールスペーサ（１０）とメ
モリトランジスタのコントロールゲート（ＣＧ）とをマ
スクとして半導体基板（１）中にソース領域及びドレイ
ン領域形成用の不純物の第１の低濃度のイオン注入を行
う工程と、コントロールゲート（ＣＧ）をマスクとして
絶縁膜（６）及びフローティングゲート形成用のパター
ン（５）をパターニングすることによりフローティング
ゲート（ＦＧ）を形成する工程と、マスク（８）及びサ
イドウォールスペーサ（１０）を除去した後、第１のＭ
ＯＳトランジスタのゲート電極（９）と第２のＭＯＳト
ランジスタのゲート電極（４）とコントロールゲート
（ＣＧ）及びフローティングゲート（ＦＧ）とをマスク
として半導体基板（１）中にソース領域及びドレイン領
域形成用の不純物の第２の低濃度のイオン注入を行う工
程とを具備するものである。
（３）を有する第１のＭＯＳトランジスタ、第１の膜厚
よりも大きい第２の膜厚のゲート絶縁膜（３）を有する
第２のＭＯＳトランジスタ及び第３の膜厚のゲート絶縁
膜（３）を有するメモリトランジスタを有する半導体装
置の製造方法において、半導体基板（１）上に第１の膜
厚のゲート絶縁膜（３）、第２の膜厚のゲート絶縁膜
（３）及び第３の膜厚のゲート絶縁膜（３）を形成する
工程と、半導体基板（１）上に第１の導体膜を形成した
後、第１の導体膜をパターニングすることにより第２の
ＭＯＳトランジスタのゲート電極（４）及びメモリトラ
ンジスタのフローティングゲート形成用のパターン
（５）を形成する工程と、第２のＭＯＳトランジスタの
ゲート電極（４）及びフローティングゲート形成用のパ
ターン（５）の表面に絶縁膜（６）を形成した後、半導
体基板（１）上に第２の導体膜（７）を形成する工程
と、第２の導体膜（７）のうちの第１のＭＯＳトランジ
スタのゲート電極となる部分及びメモリトランジスタの
コントロールゲートとなる部分の上にマスク（８）を形
成した後、マスク（８）を用いて第２の導体膜（７）を
半導体基板（１）の表面に対して垂直な方向にエッチン
グすることにより第１のＭＯＳトランジスタのゲート電
極（９）及びメモリトランジスタのコントロールゲート
（ＣＧ）を形成するとともに、第２のＭＯＳトランジス
タのゲート電極（４）の側壁にサイドウォールスペーサ
（１０）を形成する工程と、第１のＭＯＳトランジスタ
のゲート電極（９）と第２のＭＯＳトランジスタのゲー
ト電極（４）及びサイドウォールスペーサ（１０）とメ
モリトランジスタのコントロールゲート（ＣＧ）とをマ
スクとして半導体基板（１）中にソース領域及びドレイ
ン領域形成用の不純物の第１の低濃度のイオン注入を行
う工程と、コントロールゲート（ＣＧ）をマスクとして
絶縁膜（６）及びフローティングゲート形成用のパター
ン（５）をパターニングすることによりフローティング
ゲート（ＦＧ）を形成する工程と、マスク（８）及びサ
イドウォールスペーサ（１０）を除去した後、第１のＭ
ＯＳトランジスタのゲート電極（９）と第２のＭＯＳト
ランジスタのゲート電極（４）とコントロールゲート
（ＣＧ）及びフローティングゲート（ＦＧ）とをマスク
として半導体基板（１）中にソース領域及びドレイン領
域形成用の不純物の第２の低濃度のイオン注入を行う工
程とを具備するものである。
【００１４】第３の発明は、第１の膜厚のゲート絶縁膜
（３）を有する第１のＭＯＳトランジスタ、第１の膜厚
よりも大きい第２の膜厚のゲート絶縁膜（３）を有する
第２のＭＯＳトランジスタ及び第３の膜厚のゲート絶縁
膜（３）を有するメモリトランジスタを有する半導体装
置において、第２のＭＯＳトランジスタのドレイン領域
（２４）が、低不純物濃度の第１の領域（２４ａ）と第
１の領域（２４ａ）よりも不純物濃度が高い低不純物濃
度の第２の領域（２４ｂ）と第２の領域（２４ｂ）より
も不純物濃度が高い第３の領域とから成るものである。
（３）を有する第１のＭＯＳトランジスタ、第１の膜厚
よりも大きい第２の膜厚のゲート絶縁膜（３）を有する
第２のＭＯＳトランジスタ及び第３の膜厚のゲート絶縁
膜（３）を有するメモリトランジスタを有する半導体装
置において、第２のＭＯＳトランジスタのドレイン領域
（２４）が、低不純物濃度の第１の領域（２４ａ）と第
１の領域（２４ａ）よりも不純物濃度が高い低不純物濃
度の第２の領域（２４ｂ）と第２の領域（２４ｂ）より
も不純物濃度が高い第３の領域とから成るものである。
【００１５】
【作用】上述のように構成された第１の発明の半導体装
置の製造方法によれば、第１の低濃度のイオン注入及び
第２の低濃度のイオン注入により第１のＭＯＳトランジ
スタのソース領域及びドレイン領域の低不純物濃度部の
不純物濃度に対応した不純物濃度の低不純物濃度拡散層
を形成することができるとともに、第２の低濃度のイオ
ン注入により第２のＭＯＳトランジスタのソース領域及
びドレイン領域の低不純物濃度部の不純物濃度に対応し
た不純物濃度の低不純物濃度拡散層を形成することがで
きる。これによって、第１のＭＯＳトランジスタのソー
ス領域及びドレイン領域の低不純物濃度部となる低不純
物濃度拡散層と第２のＭＯＳトランジスタのソース領域
及びドレイン領域の低不純物濃度部となる低不純物濃度
拡散層とをイオン注入により形成する際にマスクとして
レジストパターンを用いる必要がなくなる。このため、
リソグラフィー工程が二回削減され、その分だけ製造工
程の簡略化を図ることができる。上述のように構成され
た第２の発明の半導体装置の製造方法によれば、第１の
発明と同様に、製造工程の簡略化を図ることができる。
置の製造方法によれば、第１の低濃度のイオン注入及び
第２の低濃度のイオン注入により第１のＭＯＳトランジ
スタのソース領域及びドレイン領域の低不純物濃度部の
不純物濃度に対応した不純物濃度の低不純物濃度拡散層
を形成することができるとともに、第２の低濃度のイオ
ン注入により第２のＭＯＳトランジスタのソース領域及
びドレイン領域の低不純物濃度部の不純物濃度に対応し
た不純物濃度の低不純物濃度拡散層を形成することがで
きる。これによって、第１のＭＯＳトランジスタのソー
ス領域及びドレイン領域の低不純物濃度部となる低不純
物濃度拡散層と第２のＭＯＳトランジスタのソース領域
及びドレイン領域の低不純物濃度部となる低不純物濃度
拡散層とをイオン注入により形成する際にマスクとして
レジストパターンを用いる必要がなくなる。このため、
リソグラフィー工程が二回削減され、その分だけ製造工
程の簡略化を図ることができる。上述のように構成され
た第２の発明の半導体装置の製造方法によれば、第１の
発明と同様に、製造工程の簡略化を図ることができる。
【００１６】上述のように構成された第３の発明の半導
体装置によれば、第２のＭＯＳトランジスタのドレイン
領域の近傍の電界を、低不純物濃度の第１の領域（２４
ａ）と第２の領域（２４ｂ）とにより効果的に緩和する
ことができるので、第２のＭＯＳトランジスタの耐圧の
向上を図ることができる。
体装置によれば、第２のＭＯＳトランジスタのドレイン
領域の近傍の電界を、低不純物濃度の第１の領域（２４
ａ）と第２の領域（２４ｂ）とにより効果的に緩和する
ことができるので、第２のＭＯＳトランジスタの耐圧の
向上を図ることができる。
【００１７】
【実施例】以下、この発明をＥＥＰＲＯＭの製造に適用
した一実施例について図面を参照しながら説明する。こ
の実施例によるＥＥＰＲＯＭは、メモリトランジスタと
してフローティングゲート及びコントロールゲートが自
己整合的に形成されたものを用い、例えば５Ｖ系のＭＯ
ＳトランジスタとしてＬＤＤ構造ＭＯＳトランジスタを
用い、高耐圧トランジスタとしてマスクＬＤＤ構造ＭＯ
Ｓトランジスタを用いたものである。
した一実施例について図面を参照しながら説明する。こ
の実施例によるＥＥＰＲＯＭは、メモリトランジスタと
してフローティングゲート及びコントロールゲートが自
己整合的に形成されたものを用い、例えば５Ｖ系のＭＯ
ＳトランジスタとしてＬＤＤ構造ＭＯＳトランジスタを
用い、高耐圧トランジスタとしてマスクＬＤＤ構造ＭＯ
Ｓトランジスタを用いたものである。
【００１８】図１〜図６はこの発明の一実施例によるＥ
ＥＰＲＯＭの製造方法を示す。この実施例においては、
図１に示すように、まず例えばｐ型Si基板１の表面にＬ
ＯＣＯＳ法によりSiＯ2 膜のようなフィールド絶縁膜２
を選択的に形成して素子間分離を行った後、このフィー
ルド絶縁膜２に囲まれた活性領域の表面に熱酸化法によ
りSiＯ2 膜のようなゲート絶縁膜３を形成する。この場
合、高耐圧トランジスタとして用いられるマスクＬＤＤ
構造ＭＯＳトランジスタの形成部のゲート絶縁膜３の膜
厚は、５Ｖ系のＬＤＤ構造ＭＯＳトランジスタの形成部
のゲート絶縁膜３の膜厚に比べて大きく設定される。具
体的には、ＬＤＤ構造ＭＯＳトランジスタ形成部のゲー
ト絶縁膜３の膜厚は例えば２００Å程度に設定され、マ
スクＬＤＤ構造ＭＯＳトランジスタ形成部のゲート絶縁
膜３の膜厚は例えば６００Å程度に設定される。
ＥＰＲＯＭの製造方法を示す。この実施例においては、
図１に示すように、まず例えばｐ型Si基板１の表面にＬ
ＯＣＯＳ法によりSiＯ2 膜のようなフィールド絶縁膜２
を選択的に形成して素子間分離を行った後、このフィー
ルド絶縁膜２に囲まれた活性領域の表面に熱酸化法によ
りSiＯ2 膜のようなゲート絶縁膜３を形成する。この場
合、高耐圧トランジスタとして用いられるマスクＬＤＤ
構造ＭＯＳトランジスタの形成部のゲート絶縁膜３の膜
厚は、５Ｖ系のＬＤＤ構造ＭＯＳトランジスタの形成部
のゲート絶縁膜３の膜厚に比べて大きく設定される。具
体的には、ＬＤＤ構造ＭＯＳトランジスタ形成部のゲー
ト絶縁膜３の膜厚は例えば２００Å程度に設定され、マ
スクＬＤＤ構造ＭＯＳトランジスタ形成部のゲート絶縁
膜３の膜厚は例えば６００Å程度に設定される。
【００１９】次に、ＣＶＤ法により全面に一層目の多結
晶Si膜を形成し、この多結晶Si膜に不純物をドープして
低抵抗化した後、この多結晶Si膜をエッチングにより所
定形状にパターニングして、マスクＬＤＤ構造ＭＯＳト
ランジスタのゲート電極４を形成するとともに、メモリ
トランジスタのフローティングゲート形成用の所定形状
の多結晶Si膜５を形成する。この後、これらのゲート電
極４及び多結晶Si膜５の表面に例えば熱酸化法によりSi
Ｏ2 膜のような絶縁膜６を形成する。
晶Si膜を形成し、この多結晶Si膜に不純物をドープして
低抵抗化した後、この多結晶Si膜をエッチングにより所
定形状にパターニングして、マスクＬＤＤ構造ＭＯＳト
ランジスタのゲート電極４を形成するとともに、メモリ
トランジスタのフローティングゲート形成用の所定形状
の多結晶Si膜５を形成する。この後、これらのゲート電
極４及び多結晶Si膜５の表面に例えば熱酸化法によりSi
Ｏ2 膜のような絶縁膜６を形成する。
【００２０】次に、ＣＶＤ法により全面に二層目の多結
晶Si膜７を形成し、この多結晶Si膜７に不純物をドープ
して低抵抗化した後、この多結晶Si膜７のうちのＬＤＤ
構造ＭＯＳトランジスタのゲート電極となる部分及びメ
モリトランジスタのコントロールゲートとなる部分の上
にレジストパターン８をリソグラフィーにより形成す
る。
晶Si膜７を形成し、この多結晶Si膜７に不純物をドープ
して低抵抗化した後、この多結晶Si膜７のうちのＬＤＤ
構造ＭＯＳトランジスタのゲート電極となる部分及びメ
モリトランジスタのコントロールゲートとなる部分の上
にレジストパターン８をリソグラフィーにより形成す
る。
【００２１】次に、このレジストパターン８をマスクと
して多結晶Si膜７を例えば反応性イオンエッチング（Ｒ
ＩＥ）法により基板表面に対して垂直方向に異方性エッ
チングして、図２に示すように、ＬＤＤ構造ＭＯＳトラ
ンジスタのゲート電極９を形成するとともに、メモリト
ランジスタのコントロールゲートＣＧを形成する。この
際、同時に、マスクＬＤＤ構造ＭＯＳトランジスタのゲ
ート電極４の側壁に、絶縁膜６を介して多結晶Si膜７か
ら成るサイドウォールスペーサ１０が形成される。
して多結晶Si膜７を例えば反応性イオンエッチング（Ｒ
ＩＥ）法により基板表面に対して垂直方向に異方性エッ
チングして、図２に示すように、ＬＤＤ構造ＭＯＳトラ
ンジスタのゲート電極９を形成するとともに、メモリト
ランジスタのコントロールゲートＣＧを形成する。この
際、同時に、マスクＬＤＤ構造ＭＯＳトランジスタのゲ
ート電極４の側壁に、絶縁膜６を介して多結晶Si膜７か
ら成るサイドウォールスペーサ１０が形成される。
【００２２】次に、ゲート電極９、ゲート電極４及びサ
イドウォールスペーサ１０をマスクとして例えばＰをｐ
型Si基板１中に低濃度にイオン注入する。これによっ
て、ゲート電極９に対して自己整合的にｎ- 型の低不純
物濃度拡散層１１、１２が形成されるとともに、ゲート
電極４及びサイドウォールスペーサ１０に対して自己整
合的にｎ- 型の低不純物濃度拡散層１３、１４が形成さ
れる。
イドウォールスペーサ１０をマスクとして例えばＰをｐ
型Si基板１中に低濃度にイオン注入する。これによっ
て、ゲート電極９に対して自己整合的にｎ- 型の低不純
物濃度拡散層１１、１２が形成されるとともに、ゲート
電極４及びサイドウォールスペーサ１０に対して自己整
合的にｎ- 型の低不純物濃度拡散層１３、１４が形成さ
れる。
【００２３】ここで注目すべきことは、これらの低不純
物濃度拡散層１３、１４はサイドウォールスペーサ１０
の下側には形成されないことと、ＬＤＤ構造ＭＯＳトラ
ンジスタ形成部のゲート絶縁膜３の膜厚に比べてマスク
ＬＤＤ構造ＭＯＳトランジスタ形成部のゲート絶縁膜３
の膜厚が大きいためにこれらの低不純物濃度拡散層１
３、１４はＬＤＤ構造ＭＯＳトランジスタ用の低不純物
濃度拡散層１１、１２よりも浅く形成され、従って不純
物濃度も低いことである。
物濃度拡散層１３、１４はサイドウォールスペーサ１０
の下側には形成されないことと、ＬＤＤ構造ＭＯＳトラ
ンジスタ形成部のゲート絶縁膜３の膜厚に比べてマスク
ＬＤＤ構造ＭＯＳトランジスタ形成部のゲート絶縁膜３
の膜厚が大きいためにこれらの低不純物濃度拡散層１
３、１４はＬＤＤ構造ＭＯＳトランジスタ用の低不純物
濃度拡散層１１、１２よりも浅く形成され、従って不純
物濃度も低いことである。
【００２４】このＰのイオン注入のドーズ量は、ＬＤＤ
構造ＭＯＳトランジスタのドレイン領域の低不純物濃度
部の不純物濃度に対応したドーズ量Ｄ1 と、マスクＬＤ
Ｄ構造ＭＯＳトランジスタのドレイン領域の低不純物濃
度部の不純物濃度に対応したドーズ量Ｄ2 との差ΔＤ＝
Ｄ1 −Ｄ2 に等しい値に設定される。具体的には、Ｄ1
＝３×１０13cm-2、Ｄ2 ＝４×１０12cm-2とすると、Δ
Ｄ＝Ｄ1 −Ｄ2 ＝２．６×１０13cm-2である。また、こ
のＰのイオン注入のエネルギーは、好適には、ＬＤＤ構
造ＭＯＳトランジスタ形成部のゲート絶縁膜３をＰイオ
ンが丁度突き抜ける程度の値に設定される。具体的に
は、ＬＤＤ構造ＭＯＳトランジスタ形成部のゲート絶縁
膜３の膜厚が２００Åである場合、エネルギーが３０ｋ
ｅＶの時のＰの投影飛程Ｒp ＝２９２Åであるから、こ
のＰのイオン注入のエネルギーは例えば３０ｋｅＶに設
定される。
構造ＭＯＳトランジスタのドレイン領域の低不純物濃度
部の不純物濃度に対応したドーズ量Ｄ1 と、マスクＬＤ
Ｄ構造ＭＯＳトランジスタのドレイン領域の低不純物濃
度部の不純物濃度に対応したドーズ量Ｄ2 との差ΔＤ＝
Ｄ1 −Ｄ2 に等しい値に設定される。具体的には、Ｄ1
＝３×１０13cm-2、Ｄ2 ＝４×１０12cm-2とすると、Δ
Ｄ＝Ｄ1 −Ｄ2 ＝２．６×１０13cm-2である。また、こ
のＰのイオン注入のエネルギーは、好適には、ＬＤＤ構
造ＭＯＳトランジスタ形成部のゲート絶縁膜３をＰイオ
ンが丁度突き抜ける程度の値に設定される。具体的に
は、ＬＤＤ構造ＭＯＳトランジスタ形成部のゲート絶縁
膜３の膜厚が２００Åである場合、エネルギーが３０ｋ
ｅＶの時のＰの投影飛程Ｒp ＝２９２Åであるから、こ
のＰのイオン注入のエネルギーは例えば３０ｋｅＶに設
定される。
【００２５】次に、図３に示すように、ＬＤＤ構造ＭＯ
Ｓトランジスタ形成部及びマスクＬＤＤ構造ＭＯＳトラ
ンジスタ形成部の表面をレジストパターン１５で覆う。
次に、メモリトランジスタ形成部のレジストパターン８
及びコントロールゲートＣＧをマスクとして、絶縁膜６
及び多結晶Si膜５を例えばＲＩＥ法により基板表面に対
して垂直方向に異方性エッチングする。これによって、
図４に示すように、フローティングゲートＦＧがコント
ロールゲートＣＧに対して自己整合的に形成される。
Ｓトランジスタ形成部及びマスクＬＤＤ構造ＭＯＳトラ
ンジスタ形成部の表面をレジストパターン１５で覆う。
次に、メモリトランジスタ形成部のレジストパターン８
及びコントロールゲートＣＧをマスクとして、絶縁膜６
及び多結晶Si膜５を例えばＲＩＥ法により基板表面に対
して垂直方向に異方性エッチングする。これによって、
図４に示すように、フローティングゲートＦＧがコント
ロールゲートＣＧに対して自己整合的に形成される。
【００２６】次に、レジストパターン８、１５を除去し
た後、ゲート電極４の側壁に形成されたサイドウォール
スペーサ１０をエッチング除去する。次に、ゲート電極
４、９及びフローティングゲートＦＧの下側の部分以外
の部分のゲート絶縁膜３をエッチング除去した後、図５
に示すように、このゲート絶縁膜３が除去されて露出し
たｐ型Si基板１の表面と、ゲート電極４、９の表面と、
フローティングゲートＦＧ及びコントロールゲートＣＧ
の表面とに例えば熱酸化法によりSiＯ2 膜のような絶縁
膜１６を形成する。
た後、ゲート電極４の側壁に形成されたサイドウォール
スペーサ１０をエッチング除去する。次に、ゲート電極
４、９及びフローティングゲートＦＧの下側の部分以外
の部分のゲート絶縁膜３をエッチング除去した後、図５
に示すように、このゲート絶縁膜３が除去されて露出し
たｐ型Si基板１の表面と、ゲート電極４、９の表面と、
フローティングゲートＦＧ及びコントロールゲートＣＧ
の表面とに例えば熱酸化法によりSiＯ2 膜のような絶縁
膜１６を形成する。
【００２７】次に、ゲート電極９と、ゲート電極４と、
フローティングゲートＦＧ及びコントロールゲートＣＧ
とをマスクとしてｐ型Si基板１中にＰを低濃度にイオン
注入する。この二回目のＰのイオン注入のドーズ量は、
マスクＬＤＤ構造ＭＯＳトランジスタのドレイン領域の
低不純物濃度部の不純物濃度に対応したドーズ量Ｄ2 に
設定され、具体的には例えば４×１０12cm-2程度に設定
される。この場合、ＬＤＤ構造ＭＯＳトランジスタ形成
部、マスクＬＤＤ構造ＭＯＳトランジスタ形成部及びメ
モリトランジスタ形成部のｐ型Si基板１の表面に形成さ
れた絶縁膜１６の膜厚は同一であるので、Ｐはこれらの
ＬＤＤ構造ＭＯＳトランジスタ形成部、マスクＬＤＤ構
造ＭＯＳトランジスタ形成部及びメモリトランジスタ形
成部のｐ型Si基板１中に同じ深さまで注入される。この
二回目のＰのイオン注入のエネルギーは、この深さがマ
スクＬＤＤ構造ＭＯＳトランジスタ形成部の低不純物濃
度拡散層１３、１４の深さとほぼ等しくなるように設定
される。
フローティングゲートＦＧ及びコントロールゲートＣＧ
とをマスクとしてｐ型Si基板１中にＰを低濃度にイオン
注入する。この二回目のＰのイオン注入のドーズ量は、
マスクＬＤＤ構造ＭＯＳトランジスタのドレイン領域の
低不純物濃度部の不純物濃度に対応したドーズ量Ｄ2 に
設定され、具体的には例えば４×１０12cm-2程度に設定
される。この場合、ＬＤＤ構造ＭＯＳトランジスタ形成
部、マスクＬＤＤ構造ＭＯＳトランジスタ形成部及びメ
モリトランジスタ形成部のｐ型Si基板１の表面に形成さ
れた絶縁膜１６の膜厚は同一であるので、Ｐはこれらの
ＬＤＤ構造ＭＯＳトランジスタ形成部、マスクＬＤＤ構
造ＭＯＳトランジスタ形成部及びメモリトランジスタ形
成部のｐ型Si基板１中に同じ深さまで注入される。この
二回目のＰのイオン注入のエネルギーは、この深さがマ
スクＬＤＤ構造ＭＯＳトランジスタ形成部の低不純物濃
度拡散層１３、１４の深さとほぼ等しくなるように設定
される。
【００２８】この二回目のＰのイオン注入によって、マ
スクＬＤＤ構造ＭＯＳトランジスタ形成部のサイドウォ
ールスペーサ１０に覆われていた部分のｐ型Si基板１中
にも低不純物濃度拡散層１３、１４が形成される。この
場合、これらの低不純物濃度拡散層１３、１４のうちの
サイドウォールスペーサ１０に覆われていた部分のｐ型
Si基板１中に形成された部分がマスクＬＤＤ構造ＭＯＳ
トランジスタのソース領域及びドレイン領域の低不純物
濃度部の不純物濃度となっており、一回目及び二回目の
Ｐのイオン注入により形成されたその他の部分はこれよ
りも高い不純物濃度となっている。図５において、二回
目のＰのイオン注入を行う前の低不純物濃度拡散層１
３、１４の形状を破線で示す。
スクＬＤＤ構造ＭＯＳトランジスタ形成部のサイドウォ
ールスペーサ１０に覆われていた部分のｐ型Si基板１中
にも低不純物濃度拡散層１３、１４が形成される。この
場合、これらの低不純物濃度拡散層１３、１４のうちの
サイドウォールスペーサ１０に覆われていた部分のｐ型
Si基板１中に形成された部分がマスクＬＤＤ構造ＭＯＳ
トランジスタのソース領域及びドレイン領域の低不純物
濃度部の不純物濃度となっており、一回目及び二回目の
Ｐのイオン注入により形成されたその他の部分はこれよ
りも高い不純物濃度となっている。図５において、二回
目のＰのイオン注入を行う前の低不純物濃度拡散層１
３、１４の形状を破線で示す。
【００２９】一方、ＬＤＤ構造ＭＯＳトランジスタ形成
部の低不純物濃度拡散層１１、１２の上部は、二回目の
Ｐのイオン注入が行われたことにより、一回目のＰのイ
オン注入だけが行われた下部に比べて不純物濃度が高く
なっている。図５において、これらの低不純物濃度拡散
層１１、１２のうちの一回目及び二回目のＰのイオン注
入により形成された上部と一回目のＰのイオン注入だけ
により形成された下部との境界を破線で示す。
部の低不純物濃度拡散層１１、１２の上部は、二回目の
Ｐのイオン注入が行われたことにより、一回目のＰのイ
オン注入だけが行われた下部に比べて不純物濃度が高く
なっている。図５において、これらの低不純物濃度拡散
層１１、１２のうちの一回目及び二回目のＰのイオン注
入により形成された上部と一回目のＰのイオン注入だけ
により形成された下部との境界を破線で示す。
【００３０】さらに、メモリトランジスタ形成部のｐ型
Si基板１中には、二回目のＰのイオン注入によって、ｎ
- 型の低不純物濃度拡散層１７、１８がフローティング
ゲートＦＧ及びコントロールゲートＣＧに対して自己整
合的に形成される。
Si基板１中には、二回目のＰのイオン注入によって、ｎ
- 型の低不純物濃度拡散層１７、１８がフローティング
ゲートＦＧ及びコントロールゲートＣＧに対して自己整
合的に形成される。
【００３１】次に、ＣＶＤ法により全面に例えばSiＯ2
膜を形成した後、このSiＯ2 膜をＲＩＥ法により基板表
面に対して垂直方向に異方性エッチングすることによ
り、図６に示すように、ゲート電極９と、ゲート電極４
と、フローティングゲートＦＧ及びコントロールゲート
ＣＧとの側壁にSiＯ2 から成るサイドウォールスペーサ
１９を形成する。次に、マスクＬＤＤ構造ＭＯＳトラン
ジスタ形成部におけるゲート電極４の片側の部分及びこ
のゲート電極４に隣接する部分のｐ型Si基板１を覆うよ
うにレジストパターン２０を形成する。次に、ゲート電
極９、サイドウォールスペーサ１９、ゲート電極４、レ
ジストパターン２０、フローティングゲートＦＧ及びコ
ントロールゲートＣＧをマスクとしてｐ型Si基板１中に
例えばAsを高濃度にイオン注入する。このAsのイオン注
入のドーズ量は、例えば５×１０15cm-2程度に設定され
る。この後、注入不純物の電気的活性化のためのアニー
ルを行う。
膜を形成した後、このSiＯ2 膜をＲＩＥ法により基板表
面に対して垂直方向に異方性エッチングすることによ
り、図６に示すように、ゲート電極９と、ゲート電極４
と、フローティングゲートＦＧ及びコントロールゲート
ＣＧとの側壁にSiＯ2 から成るサイドウォールスペーサ
１９を形成する。次に、マスクＬＤＤ構造ＭＯＳトラン
ジスタ形成部におけるゲート電極４の片側の部分及びこ
のゲート電極４に隣接する部分のｐ型Si基板１を覆うよ
うにレジストパターン２０を形成する。次に、ゲート電
極９、サイドウォールスペーサ１９、ゲート電極４、レ
ジストパターン２０、フローティングゲートＦＧ及びコ
ントロールゲートＣＧをマスクとしてｐ型Si基板１中に
例えばAsを高濃度にイオン注入する。このAsのイオン注
入のドーズ量は、例えば５×１０15cm-2程度に設定され
る。この後、注入不純物の電気的活性化のためのアニー
ルを行う。
【００３２】これによって、ＬＤＤ構造ＭＯＳトランジ
スタのｎ+ 型のソース領域２１及びドレイン領域２２が
形成され、マスクＬＤＤ構造ＭＯＳトランジスタのｎ+
型のソース領域２３及びドレイン領域２４が形成され、
メモリトランジスタのｎ+ 型のソース領域２５及びドレ
イン領域２６が形成される。
スタのｎ+ 型のソース領域２１及びドレイン領域２２が
形成され、マスクＬＤＤ構造ＭＯＳトランジスタのｎ+
型のソース領域２３及びドレイン領域２４が形成され、
メモリトランジスタのｎ+ 型のソース領域２５及びドレ
イン領域２６が形成される。
【００３３】ゲート電極９とソース領域２１及びドレイ
ン領域２２とにより、ｎチャネルのＬＤＤ構造ＭＯＳト
ランジスタが形成される。この場合、これらのソース領
域２１及びドレイン領域２２には、サイドウォールスペ
ーサ１９の下側の部分に、それぞれ先に形成された低不
純物濃度拡散層１１、１２から成る低不純物濃度部２１
ａ、２２ａが形成されている。
ン領域２２とにより、ｎチャネルのＬＤＤ構造ＭＯＳト
ランジスタが形成される。この場合、これらのソース領
域２１及びドレイン領域２２には、サイドウォールスペ
ーサ１９の下側の部分に、それぞれ先に形成された低不
純物濃度拡散層１１、１２から成る低不純物濃度部２１
ａ、２２ａが形成されている。
【００３４】また、ゲート電極４とソース領域２３及び
ドレイン領域２４とにより、ｎチャネルのマスクＬＤＤ
構造ＭＯＳトランジスタが形成される。この場合、この
ドレイン領域２４には、サイドウォールスペーサ１９の
下側の部分に、先に形成された低不純物濃度拡散層１４
のうちの二回目のＰのイオン注入だけにより形成された
部分から成る低不純物濃度部２４ａが形成されている。
さらに、この低不純物濃度部２４ａに隣接して、先に形
成された低不純物濃度拡散層１４のうちの一回目及び二
回目のＰのイオン注入により形成された部分から成る、
低不純物濃度部２４ａよりも少し不純物濃度が高い低不
純物濃度部２４ｂが形成されている。そして、ドレイン
領域２４の高不純物濃度部は、これらの低不純物濃度部
２４ａ、2 ４ｂの幅だけゲート電極４の端部からオフセ
ットしている。このオフセット量は、典型的には１μｍ
程度である。また、ソース領域２３には、サイドウォー
ルスペーサ１９の下側の部分に、先に形成された低不純
物濃度拡散層１３から成る低不純物濃度部２３ａが形成
されている。
ドレイン領域２４とにより、ｎチャネルのマスクＬＤＤ
構造ＭＯＳトランジスタが形成される。この場合、この
ドレイン領域２４には、サイドウォールスペーサ１９の
下側の部分に、先に形成された低不純物濃度拡散層１４
のうちの二回目のＰのイオン注入だけにより形成された
部分から成る低不純物濃度部２４ａが形成されている。
さらに、この低不純物濃度部２４ａに隣接して、先に形
成された低不純物濃度拡散層１４のうちの一回目及び二
回目のＰのイオン注入により形成された部分から成る、
低不純物濃度部２４ａよりも少し不純物濃度が高い低不
純物濃度部２４ｂが形成されている。そして、ドレイン
領域２４の高不純物濃度部は、これらの低不純物濃度部
２４ａ、2 ４ｂの幅だけゲート電極４の端部からオフセ
ットしている。このオフセット量は、典型的には１μｍ
程度である。また、ソース領域２３には、サイドウォー
ルスペーサ１９の下側の部分に、先に形成された低不純
物濃度拡散層１３から成る低不純物濃度部２３ａが形成
されている。
【００３５】さらに、フローティングゲートＦＧ及びコ
ントロールゲートＣＧとソース領域２５及びドレイン領
域２６とにより、ｎチャネルのＬＤＤ構造のメモリトラ
ンジスタが形成される。この場合、これらのソース領域
２５及びドレイン領域２６には、サイドウォールスペー
サ１９の下側の部分に、それぞれ先に形成された低不純
物濃度拡散層１７、１８から成る低不純物濃度部２５
ａ、２６ａが形成されている。次に、レジストパターン
２０を除去した後、層間絶縁膜、コンタクトホール、配
線（いずれも図示せず）の形成などを行って、目的とす
るＥＥＰＲＯＭを完成させる。
ントロールゲートＣＧとソース領域２５及びドレイン領
域２６とにより、ｎチャネルのＬＤＤ構造のメモリトラ
ンジスタが形成される。この場合、これらのソース領域
２５及びドレイン領域２６には、サイドウォールスペー
サ１９の下側の部分に、それぞれ先に形成された低不純
物濃度拡散層１７、１８から成る低不純物濃度部２５
ａ、２６ａが形成されている。次に、レジストパターン
２０を除去した後、層間絶縁膜、コンタクトホール、配
線（いずれも図示せず）の形成などを行って、目的とす
るＥＥＰＲＯＭを完成させる。
【００３６】以上のように、この実施例によれば、ＬＤ
Ｄ構造ＭＯＳトランジスタのゲート電極９をマスクとし
て行われる二回の低濃度のＰのイオン注入によりＬＤＤ
構造ＭＯＳトランジスタのソース領域２１及びドレイン
領域２２の低不純物濃度部２１ａ、２２ａとなる低不純
物濃度拡散層１１、１２を形成しているとともに、マス
クＬＤＤ構造ＭＯＳトランジスタのゲート電極４をマス
クとして行われる二回目の低濃度のＰのイオン注入によ
りマスクＬＤＤ構造ＭＯＳトランジスタのソース領域２
３及びドレイン領域２４の低不純物濃度部２３ａ、２４
ａとなる低不純物濃度拡散層１３、１４を形成してい
る。これによって、図７に示す従来の製造方法のように
イオン注入のマスクとしてレジストパターン１０６、１
０９を用いることなく、ＬＤＤ構造ＭＯＳトランジスタ
のソース領域２１及びドレイン領域２２の低不純物濃度
部２１ａ、２２ａとなる低不純物濃度拡散層１１、１２
を形成することができるとともに、マスクＬＤＤ構造Ｍ
ＯＳトランジスタのソース領域２３及びドレイン領域２
４の低不純物濃度部２３ａ、２４ａとなる低不純物濃度
拡散層１３、１４を形成することができる。このため、
図７に示す従来の製造方法に比べて二回のリソグラフィ
ー工程が削減され、その分だけ製造工程の簡略化を図る
ことができる。
Ｄ構造ＭＯＳトランジスタのゲート電極９をマスクとし
て行われる二回の低濃度のＰのイオン注入によりＬＤＤ
構造ＭＯＳトランジスタのソース領域２１及びドレイン
領域２２の低不純物濃度部２１ａ、２２ａとなる低不純
物濃度拡散層１１、１２を形成しているとともに、マス
クＬＤＤ構造ＭＯＳトランジスタのゲート電極４をマス
クとして行われる二回目の低濃度のＰのイオン注入によ
りマスクＬＤＤ構造ＭＯＳトランジスタのソース領域２
３及びドレイン領域２４の低不純物濃度部２３ａ、２４
ａとなる低不純物濃度拡散層１３、１４を形成してい
る。これによって、図７に示す従来の製造方法のように
イオン注入のマスクとしてレジストパターン１０６、１
０９を用いることなく、ＬＤＤ構造ＭＯＳトランジスタ
のソース領域２１及びドレイン領域２２の低不純物濃度
部２１ａ、２２ａとなる低不純物濃度拡散層１１、１２
を形成することができるとともに、マスクＬＤＤ構造Ｍ
ＯＳトランジスタのソース領域２３及びドレイン領域２
４の低不純物濃度部２３ａ、２４ａとなる低不純物濃度
拡散層１３、１４を形成することができる。このため、
図７に示す従来の製造方法に比べて二回のリソグラフィ
ー工程が削減され、その分だけ製造工程の簡略化を図る
ことができる。
【００３７】また、この実施例によれば、マスクＬＤＤ
構造ＭＯＳトランジスタのドレイン領域２４には、ゲー
ト電極４側の部分に、低不純物濃度部２４ａとこの低不
純物濃度部２４ａよりも少し不純物濃度が高い低不純物
濃度部２４ｂとが形成されている。すなわち、マスクＬ
ＤＤ構造ＭＯＳトランジスタのドレイン領域２４は、ゲ
ート電極４から離れるに従って、不純物濃度が三段階に
わたって高くなっている。このため、このドレイン領域
２４の近傍の電界を効果的に緩和することができ、耐圧
の向上を図ることができる。
構造ＭＯＳトランジスタのドレイン領域２４には、ゲー
ト電極４側の部分に、低不純物濃度部２４ａとこの低不
純物濃度部２４ａよりも少し不純物濃度が高い低不純物
濃度部２４ｂとが形成されている。すなわち、マスクＬ
ＤＤ構造ＭＯＳトランジスタのドレイン領域２４は、ゲ
ート電極４から離れるに従って、不純物濃度が三段階に
わたって高くなっている。このため、このドレイン領域
２４の近傍の電界を効果的に緩和することができ、耐圧
の向上を図ることができる。
【００３８】以上、この発明の一実施例につき具体的に
説明したが、この発明は、上述の実施例に限定されるも
のではなく、この発明の技術的思想に基づく各種の変形
が可能である。例えば、上述の実施例においては、メモ
リトランジスタを通常のＬＤＤ構造としているが、この
メモリトランジスタは、マスクＬＤＤ構造とすることも
可能である。
説明したが、この発明は、上述の実施例に限定されるも
のではなく、この発明の技術的思想に基づく各種の変形
が可能である。例えば、上述の実施例においては、メモ
リトランジスタを通常のＬＤＤ構造としているが、この
メモリトランジスタは、マスクＬＤＤ構造とすることも
可能である。
【００３９】また、上述の実施例においては、この発明
をＥＥＰＲＯＭの製造に適用した場合について説明した
が、この発明は、ＥＰＲＯＭの製造に適用することも可
能である。より一般的には、この発明は、ゲート絶縁膜
の膜厚が互いに異なる二種類以上のＭＯＳトランジスタ
を有する半導体装置の製造に適用することが可能であ
る。
をＥＥＰＲＯＭの製造に適用した場合について説明した
が、この発明は、ＥＰＲＯＭの製造に適用することも可
能である。より一般的には、この発明は、ゲート絶縁膜
の膜厚が互いに異なる二種類以上のＭＯＳトランジスタ
を有する半導体装置の製造に適用することが可能であ
る。
【００４０】なお、上述の実施例において、ｎチャネル
のＬＤＤ構造ＭＯＳトランジスタ、ｎチャネルのマスク
ＬＤＤ構造ＭＯＳトランジスタ及びｎチャネルのメモリ
トランジスタとともにｐチャネルのＬＤＤ構造ＭＯＳト
ランジスタを形成する場合、このｐチャネルのＬＤＤ構
造ＭＯＳトランジスタのゲート電極をｎチャネルのＬＤ
Ｄ構造ＭＯＳトランジスタのゲート電極９と同様に二層
目の多結晶Si膜７により形成すると、その後に行われる
二回のＰの低濃度のイオン注入により、後にこのゲート
電極の側壁に形成されるサイドウォールスペーサ１９の
下側の部分にもｎ- 型の低不純物濃度拡散層が形成され
る。このため、その後にこのゲート電極及びサイドウォ
ールスペーサ１９をマスクとしてソース領域及びドレイ
ン領域を形成するためのｐ型不純物の高濃度のイオン注
入を行っても、このサイドウォールスペーサ１９の下側
の部分のｎ- 型の低不純物濃度拡散層はそのまま残され
てしまうという問題がある。この問題を回避するために
は、サイドウォールスペーサ１９を形成する前にソース
領域及びドレイン領域を形成するためのｐ型不純物の高
濃度のイオン注入を行うようにすればよい。
のＬＤＤ構造ＭＯＳトランジスタ、ｎチャネルのマスク
ＬＤＤ構造ＭＯＳトランジスタ及びｎチャネルのメモリ
トランジスタとともにｐチャネルのＬＤＤ構造ＭＯＳト
ランジスタを形成する場合、このｐチャネルのＬＤＤ構
造ＭＯＳトランジスタのゲート電極をｎチャネルのＬＤ
Ｄ構造ＭＯＳトランジスタのゲート電極９と同様に二層
目の多結晶Si膜７により形成すると、その後に行われる
二回のＰの低濃度のイオン注入により、後にこのゲート
電極の側壁に形成されるサイドウォールスペーサ１９の
下側の部分にもｎ- 型の低不純物濃度拡散層が形成され
る。このため、その後にこのゲート電極及びサイドウォ
ールスペーサ１９をマスクとしてソース領域及びドレイ
ン領域を形成するためのｐ型不純物の高濃度のイオン注
入を行っても、このサイドウォールスペーサ１９の下側
の部分のｎ- 型の低不純物濃度拡散層はそのまま残され
てしまうという問題がある。この問題を回避するために
は、サイドウォールスペーサ１９を形成する前にソース
領域及びドレイン領域を形成するためのｐ型不純物の高
濃度のイオン注入を行うようにすればよい。
【００４１】
【発明の効果】以上説明したように、この発明の半導体
装置の製造方法によれば、製造工程の簡略化を図ること
ができる。また、この発明の半導体装置によれば、高耐
圧トランジスタとして用いられるＭＯＳトランジスタの
耐圧の向上を図ることができる。
装置の製造方法によれば、製造工程の簡略化を図ること
ができる。また、この発明の半導体装置によれば、高耐
圧トランジスタとして用いられるＭＯＳトランジスタの
耐圧の向上を図ることができる。
【図１】この発明の一実施例によるＥＥＰＲＯＭの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２】この発明の一実施例によるＥＥＰＲＯＭの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図３】この発明の一実施例によるＥＥＰＲＯＭの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図４】この発明の一実施例によるＥＥＰＲＯＭの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図５】この発明の一実施例によるＥＥＰＲＯＭの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図６】この発明の一実施例によるＥＥＰＲＯＭの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図７】従来のＥＥＰＲＯＭまたはＥＰＲＯＭの製造方
法を工程順に説明するための断面図である。
法を工程順に説明するための断面図である。
１ ｐ型Si基板
３ ゲート絶縁膜
４、９ ゲート電極
５、７ 多結晶Si膜
８、１５、２０ レジストパターン
１１、１２、１３、１４、１７、１８ 低不純物濃度拡
散層 ２１、２３、２５ ソース領域 ２２、２４、２６ ドレイン領域 ＦＧ フローティングゲート ＣＧ コントロールゲート
散層 ２１、２３、２５ ソース領域 ２２、２４、２６ ドレイン領域 ＦＧ フローティングゲート ＣＧ コントロールゲート
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０１Ｌ 21/336
29/784
8225−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｌ
Claims (3)
- 【請求項１】 第１の膜厚のゲート絶縁膜を有する第１
のＭＯＳトランジスタ及び上記第１の膜厚よりも大きい
第２の膜厚のゲート絶縁膜を有する第２のＭＯＳトラン
ジスタを有する半導体装置の製造方法において、 半導体基板上に上記第１の膜厚のゲート絶縁膜及び上記
第２の膜厚のゲート絶縁膜を形成する工程と、 上記第１の膜厚のゲート絶縁膜及び上記第２の膜厚のゲ
ート絶縁膜の上にそれぞれ上記第１のＭＯＳトランジス
タのゲート電極及び上記第２のＭＯＳトランジスタのゲ
ート電極を形成する工程と、 上記第２のＭＯＳトランジスタの上記ゲート電極の側壁
にサイドウォールスペーサを形成する工程と、 上記第１のＭＯＳトランジスタの上記ゲート電極と上記
第２のＭＯＳトランジスタの上記ゲート電極及び上記サ
イドウォールスペーサとをマスクとして上記半導体基板
中にソース領域及びドレイン領域形成用の不純物の第１
の低濃度のイオン注入を行う工程と、 上記サイドウォールスペーサを除去した後、上記第１の
ＭＯＳトランジスタの上記ゲート電極と上記第２のＭＯ
Ｓトランジスタの上記ゲート電極とをマスクとして上記
半導体基板中にソース領域及びドレイン領域形成用の不
純物の第２の低濃度のイオン注入を行う工程とを具備す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 第１の膜厚のゲート絶縁膜を有する第１
のＭＯＳトランジスタ、上記第１の膜厚よりも大きい第
２の膜厚のゲート絶縁膜を有する第２のＭＯＳトランジ
スタ及び第３の膜厚のゲート絶縁膜を有するメモリトラ
ンジスタを有する半導体装置の製造方法において、 半導体基板上に上記第１の膜厚のゲート絶縁膜、上記第
２の膜厚のゲート絶縁膜及び上記第３の膜厚のゲート絶
縁膜を形成する工程と、 上記半導体基板上に第１の導体膜を形成した後、上記第
１の導体膜をパターニングすることにより上記第２のＭ
ＯＳトランジスタのゲート電極及び上記メモリトランジ
スタのフローティングゲート形成用のパターンを形成す
る工程と、 上記第２のＭＯＳトランジスタの上記ゲート電極及び上
記フローティングゲート形成用のパターンの表面に絶縁
膜を形成した後、上記半導体基板上に第２の導体膜を形
成する工程と、 上記第２の導体膜のうちの上記第１のＭＯＳトランジス
タのゲート電極となる部分及び上記メモリトランジスタ
のコントロールゲートとなる部分の上にマスクを形成し
た後、上記マスクを用いて上記第２の導体膜を上記半導
体基板の表面に対してほぼ垂直な方向にエッチングする
ことにより上記第１のＭＯＳトランジスタの上記ゲート
電極及び上記メモリトランジスタの上記コントロールゲ
ートを形成するとともに、上記第２のＭＯＳトランジス
タの上記ゲート電極の側壁にサイドウォールスペーサを
形成する工程と、 上記第１のＭＯＳトランジスタの上記ゲート電極と上記
第２のＭＯＳトランジスタの上記ゲート電極及び上記サ
イドウォールスペーサと上記メモリトランジスタの上記
コントロールゲートとをマスクとして上記半導体基板中
にソース領域及びドレイン領域形成用の不純物の第１の
低濃度のイオン注入を行う工程と、 上記コントロールゲートをマスクとして上記絶縁膜及び
上記フローティングゲート形成用のパターンをパターニ
ングすることにより上記フローティングゲートを形成す
る工程と、 上記マスク及び上記サイドウォールスペーサを除去した
後、上記第１のＭＯＳトランジスタの上記ゲート電極と
上記第２のＭＯＳトランジスタの上記ゲート電極と上記
コントロールゲート及び上記フローティングゲートとを
マスクとして上記半導体基板中にソース領域及びドレイ
ン領域形成用の不純物の第２の低濃度のイオン注入を行
う工程とを具備することを特徴とする半導体装置の製造
方法。 - 【請求項３】 第１の膜厚のゲート絶縁膜を有する第１
のＭＯＳトランジスタ、上記第１の膜厚よりも大きい第
２の膜厚のゲート絶縁膜を有する第２のＭＯＳトランジ
スタ及び第３の膜厚のゲート絶縁膜を有するメモリトラ
ンジスタを有する半導体装置において、 上記第２のＭＯＳトランジスタのドレイン領域が、低不
純物濃度の第１の領域と上記第１の領域よりも不純物濃
度が高い低不純物濃度の第２の領域と上記第２の領域よ
りも不純物濃度が高い第３の領域とから成ることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3198715A JPH0521811A (ja) | 1991-07-12 | 1991-07-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3198715A JPH0521811A (ja) | 1991-07-12 | 1991-07-12 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521811A true JPH0521811A (ja) | 1993-01-29 |
Family
ID=16395806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3198715A Pending JPH0521811A (ja) | 1991-07-12 | 1991-07-12 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521811A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06177360A (ja) * | 1992-10-07 | 1994-06-24 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US5641696A (en) * | 1994-08-31 | 1997-06-24 | Nkk Corporation | Method of forming diffusion layer and method of manufacturing nonvolatile semiconductor memory device |
| US5977586A (en) * | 1992-09-30 | 1999-11-02 | Stmicroelectronics S.R.L. | Non-volatile integrated low-doped drain device with partially overlapping gate regions |
| EP1005079A1 (en) * | 1998-11-26 | 2000-05-31 | STMicroelectronics S.r.l. | Process for integrating in a same chip a non-volatile memory and a high-performance logic circuitry |
| JP2010056306A (ja) * | 2008-08-28 | 2010-03-11 | Fujitsu Microelectronics Ltd | Ｃｍｏｓ固体撮像装置およびその製造方法 |
-
1991
- 1991-07-12 JP JP3198715A patent/JPH0521811A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5977586A (en) * | 1992-09-30 | 1999-11-02 | Stmicroelectronics S.R.L. | Non-volatile integrated low-doped drain device with partially overlapping gate regions |
| JPH06177360A (ja) * | 1992-10-07 | 1994-06-24 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US5641696A (en) * | 1994-08-31 | 1997-06-24 | Nkk Corporation | Method of forming diffusion layer and method of manufacturing nonvolatile semiconductor memory device |
| EP1005079A1 (en) * | 1998-11-26 | 2000-05-31 | STMicroelectronics S.r.l. | Process for integrating in a same chip a non-volatile memory and a high-performance logic circuitry |
| JP2000164835A (ja) * | 1998-11-26 | 2000-06-16 | Stmicroelectronics Srl | 集積回路の製造方法 |
| US6410387B1 (en) | 1998-11-26 | 2002-06-25 | Stmicroelectronics, S.R.L. | Process for integrating in a same chip a non-volatile memory and a high-performance logic circuitry |
| US6713347B2 (en) | 1998-11-26 | 2004-03-30 | Stmicroelectronics S.R.L. | Process for integrating in a same chip a non-volatile memory and a high-performance logic circuitry |
| JP2010056306A (ja) * | 2008-08-28 | 2010-03-11 | Fujitsu Microelectronics Ltd | Ｃｍｏｓ固体撮像装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2934445B2 (ja) | 薄膜トランジスタの形成方法 | |
| JP4965080B2 (ja) | 半導体装置及びその製造方法 | |
| JP3448546B2 (ja) | 半導体装置とその製造方法 | |
| JP3283614B2 (ja) | 不揮発性半導体メモリ装置及びその製造方法 | |
| US7161210B2 (en) | Semiconductor device with source and drain regions | |
| JP3355083B2 (ja) | 半導体装置の製造方法 | |
| KR100277889B1 (ko) | 플래쉬메모리셀의제조방법 | |
| JPH0521811A (ja) | 半導体装置及びその製造方法 | |
| JP4482428B2 (ja) | 半導体集積回路の製造方法および半導体集積回路 | |
| JPH08181223A (ja) | 半導体装置の製造方法 | |
| JPH05326968A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2002231819A (ja) | 半導体装置とその製造方法 | |
| JPH08213601A (ja) | 半導体装置とその製造方法 | |
| JP3218303B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR100676194B1 (ko) | 씨모스(ｃｍｏｓ) 트랜지스터 제조방법 | |
| JP2000174271A (ja) | 半導体装置およびその製造方法 | |
| KR100718772B1 (ko) | 반도체 소자 제조방법 | |
| JPH03155662A (ja) | Ｍｏｓ電界効果トランジスタ | |
| JP2001068560A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2002289845A (ja) | 半導体装置の製造方法 | |
| KR100190045B1 (ko) | 반도체장치의 제조방법 및 그 구조 | |
| JP3377386B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2778052B2 (ja) | 不揮発性メモリ装置の製造方法 | |
| KR100702833B1 (ko) | 고속 트랜지스터의 제조방법 | |
| JPH0846055A (ja) | 半導体集積回路の製法 |