JPH08181223A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08181223A JPH08181223A JP6325473A JP32547394A JPH08181223A JP H08181223 A JPH08181223 A JP H08181223A JP 6325473 A JP6325473 A JP 6325473A JP 32547394 A JP32547394 A JP 32547394A JP H08181223 A JPH08181223 A JP H08181223A
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- oxide film
- silicon nitride
- silicon
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【構成】 Ｐ型シリコン基板１にフィールド酸化膜３に
より素子分離領域を形成し、活性化領域内に、第１のシ
リコン酸化膜４を形成した後、ゲート電極となる領域の
一部の領域上にシリコン窒化膜６を形成する。次に、上
記シリコン窒化膜６をマスクにイオン注入を行い、低濃
度不純物層８を形成した後、酸化により、上記シリコン
窒化膜６下以外の第１のシリコン酸化膜４の膜厚を所定
の膜厚まで増加させる。次に、シリコン窒化膜６を除去
し、全面にポリシリコン膜１０を堆積させた後、上記フ
ィールド酸化膜上から上記活性化領域にかけて所定の幅
を有するようにポリシリコン膜１０をパターニングし、
上記パターニングされたポリシリコン膜１０をマスクに
イオン注入を行い、ソース領域及びドレイン領域を形成
する。 【効果】 接合耐圧を向上させることなく、高耐圧トラ
ンジスタの歩留まりの大幅な向上が図れる。
より素子分離領域を形成し、活性化領域内に、第１のシ
リコン酸化膜４を形成した後、ゲート電極となる領域の
一部の領域上にシリコン窒化膜６を形成する。次に、上
記シリコン窒化膜６をマスクにイオン注入を行い、低濃
度不純物層８を形成した後、酸化により、上記シリコン
窒化膜６下以外の第１のシリコン酸化膜４の膜厚を所定
の膜厚まで増加させる。次に、シリコン窒化膜６を除去
し、全面にポリシリコン膜１０を堆積させた後、上記フ
ィールド酸化膜上から上記活性化領域にかけて所定の幅
を有するようにポリシリコン膜１０をパターニングし、
上記パターニングされたポリシリコン膜１０をマスクに
イオン注入を行い、ソース領域及びドレイン領域を形成
する。 【効果】 接合耐圧を向上させることなく、高耐圧トラ
ンジスタの歩留まりの大幅な向上が図れる。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、更に詳しくは、高耐圧トランジスタを有する半
導体装置の製造方法に関するものである。
に関し、更に詳しくは、高耐圧トランジスタを有する半
導体装置の製造方法に関するものである。
【０００２】
【従来技術】現在、液晶ドライバーや車載用ＬＳＩの需
要増加に伴い、高耐圧トランジスタをオンチップ化した
ＣＭＯＳ等の半導体装置の開発が進んでいる。高耐圧ト
ランジスタのドレイン及びゲートには２０〜６０Ｖの高
電圧がかかるため、その構造には、様々な工夫がなされ
ており、これからは、通常のＣＭＯＳプロセスからのコ
ストアップの抑制及び、高耐圧トランジスタの小型化が
望まれることになる。
要増加に伴い、高耐圧トランジスタをオンチップ化した
ＣＭＯＳ等の半導体装置の開発が進んでいる。高耐圧ト
ランジスタのドレイン及びゲートには２０〜６０Ｖの高
電圧がかかるため、その構造には、様々な工夫がなされ
ており、これからは、通常のＣＭＯＳプロセスからのコ
ストアップの抑制及び、高耐圧トランジスタの小型化が
望まれることになる。
【０００３】図５の従来の高耐圧トランジスタの製造工
程を示す図を用いて、第１の従来技術を説明する。
程を示す図を用いて、第１の従来技術を説明する。
【０００４】まず、Ｐ型シリコン基板２１の、フィール
ド酸化膜２５が形成される領域が露出するように、所定
の領域に、シリコン酸化膜２２及びシリコン窒化膜２３
からなる耐酸化性膜を形成する（図５（ａ））。
ド酸化膜２５が形成される領域が露出するように、所定
の領域に、シリコン酸化膜２２及びシリコン窒化膜２３
からなる耐酸化性膜を形成する（図５（ａ））。
【０００５】次に、高耐圧トランジスタにおける電界緩
和領域（ｎ-領域）２４となる領域にのみ、選択的に低
濃度のＮ型不純物、例えばリン等をドース量を１×１０
12ｉｏｎｓ／ｃｍ2程度として、イオン注入する。その
後、公知技術を用いて、ロコス酸化法を用いて、フィー
ルド酸化膜２５を形成する（図５（ｂ））。
和領域（ｎ-領域）２４となる領域にのみ、選択的に低
濃度のＮ型不純物、例えばリン等をドース量を１×１０
12ｉｏｎｓ／ｃｍ2程度として、イオン注入する。その
後、公知技術を用いて、ロコス酸化法を用いて、フィー
ルド酸化膜２５を形成する（図５（ｂ））。
【０００６】次に、シリコン窒化膜２３及びシリコン酸
化膜２２を除去した後、５Ｖ系トランジスタ（低耐圧ト
ランジスタ）部のゲート酸化膜２７ｂと高耐圧トランジ
スタ部のゲート酸化膜２７ａの膜厚を変えて形成し、夫
々に、ポリシリコンゲート２６を形成する（図５
（ｃ））。
化膜２２を除去した後、５Ｖ系トランジスタ（低耐圧ト
ランジスタ）部のゲート酸化膜２７ｂと高耐圧トランジ
スタ部のゲート酸化膜２７ａの膜厚を変えて形成し、夫
々に、ポリシリコンゲート２６を形成する（図５
（ｃ））。
【０００７】次に、ポリシリコンゲート２６とフィール
ド酸化膜２５とをマスクにして、高濃度のＮ型不純物
（例えばヒ素）をドーズ量を１×１０16ｉｏｎｓ／ｃｍ
2程度として、イオン注入し、ソース領域及びドレイン
領域となる高濃度不純物領域２８を形成する（図５
（ｄ））。
ド酸化膜２５とをマスクにして、高濃度のＮ型不純物
（例えばヒ素）をドーズ量を１×１０16ｉｏｎｓ／ｃｍ
2程度として、イオン注入し、ソース領域及びドレイン
領域となる高濃度不純物領域２８を形成する（図５
（ｄ））。
【０００８】また、第２の従来技術として、図６に示す
ように、ゲート電極となるポリシリコン膜２６の両端の
所定の領域下のゲート絶縁膜（シリコン酸化膜２５、シ
リコン窒化膜２９、シリコン酸化膜３０）の膜厚を厚く
することによって、高耐圧トランジスタを形成する技術
が特開昭６４−９０５６２号公報記載されている。
ように、ゲート電極となるポリシリコン膜２６の両端の
所定の領域下のゲート絶縁膜（シリコン酸化膜２５、シ
リコン窒化膜２９、シリコン酸化膜３０）の膜厚を厚く
することによって、高耐圧トランジスタを形成する技術
が特開昭６４−９０５６２号公報記載されている。
【０００９】
【発明が解決しようとする課題】上述の第１の従来技術
では、高耐圧トランジスタは、電界緩和層としてフィー
ルド酸化膜下に低濃度不純物層を形成するため、フィー
ルド酸化膜形成時の高熱処理工程により、電界緩和層の
横方向への広がりが大きく、トランジスタのゲート長を
大きくする必要がある。また、電界緩和層の大きさに
は、ゲート電極形成時の位置合わせマージンが必要とな
る。
では、高耐圧トランジスタは、電界緩和層としてフィー
ルド酸化膜下に低濃度不純物層を形成するため、フィー
ルド酸化膜形成時の高熱処理工程により、電界緩和層の
横方向への広がりが大きく、トランジスタのゲート長を
大きくする必要がある。また、電界緩和層の大きさに
は、ゲート電極形成時の位置合わせマージンが必要とな
る。
【００１０】これらの問題により、従来技術では、高耐
圧トランジスタの面積の著しい増大を招いてしまう。ま
た、ソース領域及びドレイン領域における高濃度不純物
領域が、フィールド酸化膜のエッジ部分に直接接触する
形状となるため、フィールド酸化膜形成時に発生するス
トレスに起因するシリコン結晶の乱れ（欠陥）の影響を
受け易く、耐圧不良の発生の頻度が高いという問題点が
あった。
圧トランジスタの面積の著しい増大を招いてしまう。ま
た、ソース領域及びドレイン領域における高濃度不純物
領域が、フィールド酸化膜のエッジ部分に直接接触する
形状となるため、フィールド酸化膜形成時に発生するス
トレスに起因するシリコン結晶の乱れ（欠陥）の影響を
受け易く、耐圧不良の発生の頻度が高いという問題点が
あった。
【００１１】また、第２の従来技術を記載した特開昭６
４−９０５６２号公報には、ソース領域及びドレイン領
域における高濃度領域の端部がフィールド酸化膜の端部
と所定の距離だけ離れているか否かが記載されておら
ず、上記問題点は解決されていない。
４−９０５６２号公報には、ソース領域及びドレイン領
域における高濃度領域の端部がフィールド酸化膜の端部
と所定の距離だけ離れているか否かが記載されておら
ず、上記問題点は解決されていない。
【００１２】本発明の目的は、トランジスタのセルサイ
ズを従来より大幅に縮小するとともに、接合耐圧を向上
させ、更には高耐圧トランジスタの歩留まりが向上する
半導体装置の製造方法を提供することである。
ズを従来より大幅に縮小するとともに、接合耐圧を向上
させ、更には高耐圧トランジスタの歩留まりが向上する
半導体装置の製造方法を提供することである。
【００１３】
【課題を解決するための手段】請求項１記載の本発明の
半導体装置の製造方法は、半導体基板にフィールド酸化
膜により素子分離領域を形成する工程と、活性化領域内
に、所定の膜厚のシリコン酸化膜を形成した後、ゲート
電極となる領域の一部の領域上にシリコン窒化膜を形成
する工程と、上記シリコン窒化膜をマスクにイオン注入
を行い、ソース領域及びドレイン領域における低濃度不
純物領域を形成する工程と、酸化により上記シリコン窒
化膜下以外の上記シリコン酸化膜の膜厚を所定の膜厚ま
で増加させる工程と、上記シリコン窒化膜を除去し、全
面に導電層を堆積させる工程と、上記導電層をエッチン
グすることにより、両端下部が上記工程で膜厚が厚くな
ったシリコン酸化膜と所定の面積だけ重なるように上記
導電層を残し、且つ、上記フィールド酸化膜エッジから
上記活性化領域内に所定の領域だけ上記導電層を残す工
程と、上記パターニングされたゲート電極材料をマスク
にイオン注入を行い、ソース領域及びドレイン領域にお
ける高濃度不純物領域を形成する工程とを有することを
特徴とするものである。
半導体装置の製造方法は、半導体基板にフィールド酸化
膜により素子分離領域を形成する工程と、活性化領域内
に、所定の膜厚のシリコン酸化膜を形成した後、ゲート
電極となる領域の一部の領域上にシリコン窒化膜を形成
する工程と、上記シリコン窒化膜をマスクにイオン注入
を行い、ソース領域及びドレイン領域における低濃度不
純物領域を形成する工程と、酸化により上記シリコン窒
化膜下以外の上記シリコン酸化膜の膜厚を所定の膜厚ま
で増加させる工程と、上記シリコン窒化膜を除去し、全
面に導電層を堆積させる工程と、上記導電層をエッチン
グすることにより、両端下部が上記工程で膜厚が厚くな
ったシリコン酸化膜と所定の面積だけ重なるように上記
導電層を残し、且つ、上記フィールド酸化膜エッジから
上記活性化領域内に所定の領域だけ上記導電層を残す工
程と、上記パターニングされたゲート電極材料をマスク
にイオン注入を行い、ソース領域及びドレイン領域にお
ける高濃度不純物領域を形成する工程とを有することを
特徴とするものである。
【００１４】また、請求項２記載の本発明の半導体装置
の製造方法は、半導体基板にフィールド酸化膜により素
子分離領域を形成する工程と、活性化領域内に、所定の
膜厚のシリコン酸化膜を形成した後、ゲート電極となる
領域の一部の領域上にシリコン窒化膜を形成する工程
と、上記シリコン窒化膜をマスクにイオン注入を行い、
ソース領域及びドレイン領域における低濃度不純物領域
を形成する工程と、酸化により上記シリコン窒化膜下以
外の上記シリコン酸化膜の膜厚を所定の膜厚まで増加さ
せる工程と、上記シリコン窒化膜を除去し、全面に導電
層を堆積させた後、全面に所定の膜厚の第１の絶縁膜を
堆積させる工程と、上記第１の絶縁膜及び上記導電層を
エッチングすることにより、両端下部が上記工程で膜厚
が厚くなったシリコン酸化膜と所定の面積だけ重なるよ
うに上記第１の絶縁膜及び上記導電層を残し、且つ、上
記フィールド酸化膜エッジから上記活性化領域内に所定
の領域だけ上記第１の絶縁膜及び上記導電層を残す工程
と、上記パターニングされたゲート電極材料をマスクに
イオン注入を行い、ソース領域及びドレイン領域におけ
る高濃度不純物領域を形成する工程と、全面に第２の絶
縁膜を堆積させた後、エッチバックにより上記ゲート電
極側壁にサイドウォールを形成し、自己整合的にメタル
電極と上記ソース領域及びドレイン領域とをコンタクト
させる工程とを有することを特徴とする、請求項１記載
の半導体装置の製造方法である。
の製造方法は、半導体基板にフィールド酸化膜により素
子分離領域を形成する工程と、活性化領域内に、所定の
膜厚のシリコン酸化膜を形成した後、ゲート電極となる
領域の一部の領域上にシリコン窒化膜を形成する工程
と、上記シリコン窒化膜をマスクにイオン注入を行い、
ソース領域及びドレイン領域における低濃度不純物領域
を形成する工程と、酸化により上記シリコン窒化膜下以
外の上記シリコン酸化膜の膜厚を所定の膜厚まで増加さ
せる工程と、上記シリコン窒化膜を除去し、全面に導電
層を堆積させた後、全面に所定の膜厚の第１の絶縁膜を
堆積させる工程と、上記第１の絶縁膜及び上記導電層を
エッチングすることにより、両端下部が上記工程で膜厚
が厚くなったシリコン酸化膜と所定の面積だけ重なるよ
うに上記第１の絶縁膜及び上記導電層を残し、且つ、上
記フィールド酸化膜エッジから上記活性化領域内に所定
の領域だけ上記第１の絶縁膜及び上記導電層を残す工程
と、上記パターニングされたゲート電極材料をマスクに
イオン注入を行い、ソース領域及びドレイン領域におけ
る高濃度不純物領域を形成する工程と、全面に第２の絶
縁膜を堆積させた後、エッチバックにより上記ゲート電
極側壁にサイドウォールを形成し、自己整合的にメタル
電極と上記ソース領域及びドレイン領域とをコンタクト
させる工程とを有することを特徴とする、請求項１記載
の半導体装置の製造方法である。
【００１５】
【作用】上記構成により、ソース／ドレイン領域におけ
る高濃度不純物領域がフィールド酸化膜のエッジから所
定の距離だけ離れ、サイズが縮小された高耐圧トランジ
スタが形成される。
る高濃度不純物領域がフィールド酸化膜のエッジから所
定の距離だけ離れ、サイズが縮小された高耐圧トランジ
スタが形成される。
【００１６】
【実施例】以下、実施例に基づいて本発明について詳細
に説明する。
に説明する。
【００１７】図１は本発明の一の実施例の高耐圧ＣＭＯ
Ｓと低耐圧ＣＭＯＳとを同一基板上に形成する工程を示
した図であり、図２は本発明の他の実施例の同工程の最
終工程断面図であり、図３は本発明に係る高耐圧トラン
ジスタの平面図であり、図４は本発明の効果の説明に供
する図である。
Ｓと低耐圧ＣＭＯＳとを同一基板上に形成する工程を示
した図であり、図２は本発明の他の実施例の同工程の最
終工程断面図であり、図３は本発明に係る高耐圧トラン
ジスタの平面図であり、図４は本発明の効果の説明に供
する図である。
【００１８】図１乃至図３は、１はＰ型シリコン基板、
２はＮ型ウエル領域、３はフィールド酸化膜、４は第１
のシリコン酸化膜、５は第２のシリコン酸化膜、６はシ
リコン窒化膜、７はレジスト、８ａ，８ｂはソース領域
及びドレイン領域における低濃度不純物領域、９は第３
のシリコン酸化膜、１０はポリシリコン膜、１１ａ，１
１ｂはソース領域及びドレイン領域における高濃度不純
物領域、１２は層間絶縁膜、１３はメタル配線、１４は
フィールド酸化膜エッジ、１５はサイドウォール、１６
は第４のシリコン酸化膜を示す。
２はＮ型ウエル領域、３はフィールド酸化膜、４は第１
のシリコン酸化膜、５は第２のシリコン酸化膜、６はシ
リコン窒化膜、７はレジスト、８ａ，８ｂはソース領域
及びドレイン領域における低濃度不純物領域、９は第３
のシリコン酸化膜、１０はポリシリコン膜、１１ａ，１
１ｂはソース領域及びドレイン領域における高濃度不純
物領域、１２は層間絶縁膜、１３はメタル配線、１４は
フィールド酸化膜エッジ、１５はサイドウォール、１６
は第４のシリコン酸化膜を示す。
【００１９】次に、図１を用いて本発明の一実施例の高
耐圧ＣＭＯＳと低耐圧ＣＭＯＳとを同一基板上に形成す
る工程を説明する。尚、本発明は、高耐圧ＣＭＯＳと低
耐圧ＣＭＯＳとを同一基板上に形成する工程に限定され
るものではなく、高耐圧トランジスタを形成する工程に
おいて適用可能なものである。
耐圧ＣＭＯＳと低耐圧ＣＭＯＳとを同一基板上に形成す
る工程を説明する。尚、本発明は、高耐圧ＣＭＯＳと低
耐圧ＣＭＯＳとを同一基板上に形成する工程に限定され
るものではなく、高耐圧トランジスタを形成する工程に
おいて適用可能なものである。
【００２０】まず、不純物濃度が１×１０15ｉｏｎｓ／
ｃｍ3程度のＰ型シリコン基板１中に、Ｎ型ウエル領域
２を形成し、その後フィールド酸化膜３を形成し、高耐
圧Ｎチャネルトランジスタ部、高耐圧Ｐチャネルトラン
ジスタ部、低耐圧Ｎチャネルトランジスタ部及び低耐圧
Ｐチャネルトランジスタ部の活性領域を分離する。
ｃｍ3程度のＰ型シリコン基板１中に、Ｎ型ウエル領域
２を形成し、その後フィールド酸化膜３を形成し、高耐
圧Ｎチャネルトランジスタ部、高耐圧Ｐチャネルトラン
ジスタ部、低耐圧Ｎチャネルトランジスタ部及び低耐圧
Ｐチャネルトランジスタ部の活性領域を分離する。
【００２１】次に、フィールド酸化膜３以外の領域（活
性領域）に、熱酸化法により全面に酸化膜を形成した
後、低耐圧ＣＭＯＳ部における酸化膜を除去し、高耐圧
ＣＭＯＳ部に第１のゲート酸化膜４を、次に、再び全面
に熱酸化法によりゲート酸化膜を形成し、低耐圧ＣＭＯ
Ｓ部に、１０〜２０ｎｍ程度の第２のゲート酸化膜５を
形成する。このとき、第１のゲート酸化膜４の最終の膜
厚が５０〜１００ｎｍとなるように、最初の第１のゲー
ト酸化膜４の膜厚を設定する必要がある。続いて、全面
にシリコン窒化膜６を、膜厚が５０〜１００ｎｍ程度と
なるように形成する。
性領域）に、熱酸化法により全面に酸化膜を形成した
後、低耐圧ＣＭＯＳ部における酸化膜を除去し、高耐圧
ＣＭＯＳ部に第１のゲート酸化膜４を、次に、再び全面
に熱酸化法によりゲート酸化膜を形成し、低耐圧ＣＭＯ
Ｓ部に、１０〜２０ｎｍ程度の第２のゲート酸化膜５を
形成する。このとき、第１のゲート酸化膜４の最終の膜
厚が５０〜１００ｎｍとなるように、最初の第１のゲー
ト酸化膜４の膜厚を設定する必要がある。続いて、全面
にシリコン窒化膜６を、膜厚が５０〜１００ｎｍ程度と
なるように形成する。
【００２２】次に、レジスト７を用いたフォトレジスト
工程にて、Ｐ型シリコン基板１のＮチャネル高耐圧トラ
ンジスタ部のソース領域及びドレイン領域となる領域上
のシリコン窒化膜を除去し、ドーズ量を５×１０12ｉｏ
ｎｓ／ｃｍ2で、加速エネルギーを１２０ｋｅＶで、リ
ンをイオン注入し、Ｎ型低濃度不純物領域８ａを形成す
る（図１（ａ））。続いて、同様の工程にて、Ｎ型ウエ
ル領域のＰチャネル高耐圧トランジスタのソース領域及
びドレイン領域となる領域上のシリコン窒化膜を除去
し、ドーズ量を１×１０13ｉｏｎｓ／ｃｍ2で、加速エ
ネルギーを８０ｋｅＶで、ボロンをイオン注入し、Ｐ型
低濃度不純物領域８ｂを形成する。
工程にて、Ｐ型シリコン基板１のＮチャネル高耐圧トラ
ンジスタ部のソース領域及びドレイン領域となる領域上
のシリコン窒化膜を除去し、ドーズ量を５×１０12ｉｏ
ｎｓ／ｃｍ2で、加速エネルギーを１２０ｋｅＶで、リ
ンをイオン注入し、Ｎ型低濃度不純物領域８ａを形成す
る（図１（ａ））。続いて、同様の工程にて、Ｎ型ウエ
ル領域のＰチャネル高耐圧トランジスタのソース領域及
びドレイン領域となる領域上のシリコン窒化膜を除去
し、ドーズ量を１×１０13ｉｏｎｓ／ｃｍ2で、加速エ
ネルギーを８０ｋｅＶで、ボロンをイオン注入し、Ｐ型
低濃度不純物領域８ｂを形成する。
【００２３】次に、高耐圧トランジスタ部形成領域を酸
化し、ゲート電極領域以外の領域の第１のシリコン酸化
膜４を膜厚を２００〜３００ｎｍ程度の第３のシリコン
酸化膜９とする（図１（ｂ））。
化し、ゲート電極領域以外の領域の第１のシリコン酸化
膜４を膜厚を２００〜３００ｎｍ程度の第３のシリコン
酸化膜９とする（図１（ｂ））。
【００２４】次に、シリコン窒化膜６をすべて除去した
後、全面にゲート電極となるＮ+ドープポリシリコン膜
１０を２００〜４００ｎｍ程度形成する。その後、所定
の形状にパターニングし、ゲート電極を形成し、且つ、
ポリシリコン膜１０が形成されていない領域の第２のシ
リコン酸化膜５及び第３のシリコン酸化膜９を除去する
（図１（ｃ））。このときの高耐圧トランジスタの平面
図は図３に示すように、ソース領域及びドレイン領域に
おける高濃度不純物領域１１をポリシリコン膜１０が囲
む形状となり、フィールド酸化膜エッジ１４がポリシリ
コン膜１０の下部に位置するようになっている。
後、全面にゲート電極となるＮ+ドープポリシリコン膜
１０を２００〜４００ｎｍ程度形成する。その後、所定
の形状にパターニングし、ゲート電極を形成し、且つ、
ポリシリコン膜１０が形成されていない領域の第２のシ
リコン酸化膜５及び第３のシリコン酸化膜９を除去する
（図１（ｃ））。このときの高耐圧トランジスタの平面
図は図３に示すように、ソース領域及びドレイン領域に
おける高濃度不純物領域１１をポリシリコン膜１０が囲
む形状となり、フィールド酸化膜エッジ１４がポリシリ
コン膜１０の下部に位置するようになっている。
【００２５】また、高耐圧トランジスタ部の各ゲート電
極は両端が第３のシリコン酸化膜９と１μｍ程度オーバ
ーラップするようにパターニングされ、且つ、フィール
ド酸化膜エッジ１４から活性領域の境界領域にも、活性
領域に１μｍ程度オーバーラップするようにポリシリコ
ン膜１０が形成されるようにパターニングする。尚、耐
圧が６０Ｖ必要である場合、上記ゲート電極部でのオー
バーラップ量Ａ及び境界領域でのオーバーラップ量Ｂと
も１μｍ程度必要であるが、例えば、耐圧が４０Ｖ必要
である場合は０．８μｍ程度、耐圧が２０Ｖ必要である
場合は０．５μｍ程度のオーバーラップ量Ａ，Ｂ（図２
におけるＡ，Ｂ）が必要となる。また、オーバーラップ
量Ａとオーバーラップ量Ｂとは必ずしも同じである必要
はなく、必要な耐圧に応じて適宜変更可能である。
極は両端が第３のシリコン酸化膜９と１μｍ程度オーバ
ーラップするようにパターニングされ、且つ、フィール
ド酸化膜エッジ１４から活性領域の境界領域にも、活性
領域に１μｍ程度オーバーラップするようにポリシリコ
ン膜１０が形成されるようにパターニングする。尚、耐
圧が６０Ｖ必要である場合、上記ゲート電極部でのオー
バーラップ量Ａ及び境界領域でのオーバーラップ量Ｂと
も１μｍ程度必要であるが、例えば、耐圧が４０Ｖ必要
である場合は０．８μｍ程度、耐圧が２０Ｖ必要である
場合は０．５μｍ程度のオーバーラップ量Ａ，Ｂ（図２
におけるＡ，Ｂ）が必要となる。また、オーバーラップ
量Ａとオーバーラップ量Ｂとは必ずしも同じである必要
はなく、必要な耐圧に応じて適宜変更可能である。
【００２６】このように、フィールド酸化膜エッジ１４
から活性領域の境界領域にもポリシリコン膜１０が形成
されているので、次の工程のソース領域及びドレイン領
域における高濃度不純物領域１１形成のためのイオン注
入のマスクになり、ソース領域及びドレイン領域におけ
る高濃度不純物領域１１端部とフィールド酸化膜エッジ
１４との間に低濃度不純物領域８が形成される。
から活性領域の境界領域にもポリシリコン膜１０が形成
されているので、次の工程のソース領域及びドレイン領
域における高濃度不純物領域１１形成のためのイオン注
入のマスクになり、ソース領域及びドレイン領域におけ
る高濃度不純物領域１１端部とフィールド酸化膜エッジ
１４との間に低濃度不純物領域８が形成される。
【００２７】図４にオフセット長さ（図２におけるＡ）
と耐圧との関係を示す図である。図４に示すように、点
線で示されるフィールド酸化膜エッジ１４とソース領域
及びドレイン領域における高濃度不純物領域１１とが接
する場合（Ｂ＝０μｍ）に比べて、実線で示されるフィ
ールド酸化膜エッジ１４とソース領域及びドレイン領域
となる高濃度不純物領域１１との間に距離がある場合
（Ｂ＞０μｍ）の方が耐圧が向上する。尚、Ｂ＞０の場
合（実線部分）、Ａの値とＢの値とは等しくしている。
と耐圧との関係を示す図である。図４に示すように、点
線で示されるフィールド酸化膜エッジ１４とソース領域
及びドレイン領域における高濃度不純物領域１１とが接
する場合（Ｂ＝０μｍ）に比べて、実線で示されるフィ
ールド酸化膜エッジ１４とソース領域及びドレイン領域
となる高濃度不純物領域１１との間に距離がある場合
（Ｂ＞０μｍ）の方が耐圧が向上する。尚、Ｂ＞０の場
合（実線部分）、Ａの値とＢの値とは等しくしている。
【００２８】次にイオン注入により、ソース領域及びド
レイン領域における高濃度不純物領域１１ａ、１１ｂを
形成する。その後、層間絶縁膜１２を形成し、コンタク
トホールを開口し、メタル電極１３を形成する（図１
（ｄ））。
レイン領域における高濃度不純物領域１１ａ、１１ｂを
形成する。その後、層間絶縁膜１２を形成し、コンタク
トホールを開口し、メタル電極１３を形成する（図１
（ｄ））。
【００２９】また、本発明の他の実施例として、上述の
図１（ｂ）に示す工程の後、シリコン窒化膜を除去し、
全面にゲート電極となるＮ+ドープポリシリコン膜１０
を２００〜４００ｎｍ程度形成し、続いて全面に第４の
シリコン酸化膜１６等の絶縁膜を２００ｎｍ〜３００ｎ
ｍ程度形成し、所定のパターンにてゲート電極を形成す
る。
図１（ｂ）に示す工程の後、シリコン窒化膜を除去し、
全面にゲート電極となるＮ+ドープポリシリコン膜１０
を２００〜４００ｎｍ程度形成し、続いて全面に第４の
シリコン酸化膜１６等の絶縁膜を２００ｎｍ〜３００ｎ
ｍ程度形成し、所定のパターンにてゲート電極を形成す
る。
【００３０】次に、ソース領域及びドレイン領域におけ
る高濃度不純物領域１１を形成した後、全面にシリコン
酸化膜等の絶縁膜を２５０〜４００ｎｍ成長させ、異方
性ドライエッチングによりエッチバックし、ゲート電極
側壁に２５０〜３００ｎｍの幅を有するサイドウォール
１５を形成する。その後、ゲート電極上にのみ、フォト
リソグラフィ技術によりコンタクトホールを開口し、メ
タル電極１３を形成する。この際、各トランジスタのソ
ース領域及びドレイン領域におけるメタル電極とはセル
フコンタクトをなす（図２）。
る高濃度不純物領域１１を形成した後、全面にシリコン
酸化膜等の絶縁膜を２５０〜４００ｎｍ成長させ、異方
性ドライエッチングによりエッチバックし、ゲート電極
側壁に２５０〜３００ｎｍの幅を有するサイドウォール
１５を形成する。その後、ゲート電極上にのみ、フォト
リソグラフィ技術によりコンタクトホールを開口し、メ
タル電極１３を形成する。この際、各トランジスタのソ
ース領域及びドレイン領域におけるメタル電極とはセル
フコンタクトをなす（図２）。
【００３１】
【発明の効果】以上、詳細に説明したように、本発明を
用いることによって、トランジスタの活性領域とフィー
ルド酸化膜との境界領域にもゲート電極材料のポリシリ
コンを配置することにより、高濃度のソース領域及びド
レイン領域における高濃度不純物領域がフィールド酸化
膜の端部と接触しない構造となるため、接合耐圧を向上
させることなく、高耐圧トランジスタの歩留まりの大幅
な向上が図れる。
用いることによって、トランジスタの活性領域とフィー
ルド酸化膜との境界領域にもゲート電極材料のポリシリ
コンを配置することにより、高濃度のソース領域及びド
レイン領域における高濃度不純物領域がフィールド酸化
膜の端部と接触しない構造となるため、接合耐圧を向上
させることなく、高耐圧トランジスタの歩留まりの大幅
な向上が図れる。
【００３２】また、高耐圧トランジスタの電界緩和領域
にフィールド酸化膜を用いないことと、ゲート電極材料
となるポリシリコン膜のパターニング時に、ゲート電極
端部の電界集中を緩和する、厚い酸化膜を上記ポリシリ
コンと同時にエッチングすることにより、図７に示すよ
うに、特別な工程を付加することなく従来技術に比べて
高耐圧トランジスタのセルサイズを大幅に縮小すること
が可能となる。例えば、図７においては、従来技術にお
ける高耐圧トランジスタのサイズ（両側のフィールド酸
化膜端部間の長さ）Ｃが１５μｍとなる（図７（ａ））
のに対して、本発明に係る高耐圧トランジスタのサイズ
Ｄは１１μｍとなり、本発明を用いることにより、従来
技術に比べて約２／３にトランジスタサイズを縮小する
ことができる。
にフィールド酸化膜を用いないことと、ゲート電極材料
となるポリシリコン膜のパターニング時に、ゲート電極
端部の電界集中を緩和する、厚い酸化膜を上記ポリシリ
コンと同時にエッチングすることにより、図７に示すよ
うに、特別な工程を付加することなく従来技術に比べて
高耐圧トランジスタのセルサイズを大幅に縮小すること
が可能となる。例えば、図７においては、従来技術にお
ける高耐圧トランジスタのサイズ（両側のフィールド酸
化膜端部間の長さ）Ｃが１５μｍとなる（図７（ａ））
のに対して、本発明に係る高耐圧トランジスタのサイズ
Ｄは１１μｍとなり、本発明を用いることにより、従来
技術に比べて約２／３にトランジスタサイズを縮小する
ことができる。
【００３３】更に、請求項２に記載の本発明を用いるこ
とにより、ソース領域及びドレイン領域とメタル電極と
の接続のためのコンタクトホールの形成において、マス
ク合わせを行う必要がなく、自己整合的に形成すること
ができるので、工程数を低減でき、且つ、歩留まりを向
上させることができる。
とにより、ソース領域及びドレイン領域とメタル電極と
の接続のためのコンタクトホールの形成において、マス
ク合わせを行う必要がなく、自己整合的に形成すること
ができるので、工程数を低減でき、且つ、歩留まりを向
上させることができる。
【図１】本発明の一実施例の高耐圧ＣＭＯＳと低耐圧の
ＣＭＯＳとを同一基板上に形成する工程を示した図であ
る。
ＣＭＯＳとを同一基板上に形成する工程を示した図であ
る。
【図２】本発明の他の実施例の同工程の最終工程断面図
である。
である。
【図３】本発明に係る高耐圧トランジスタ部の平面図で
ある。
ある。
【図４】本発明の効果の説明に供する図である。
【図５】従来の高耐圧トランジスタと低耐圧トランジス
タとを同一基板上に形成する工程を示した図である。
タとを同一基板上に形成する工程を示した図である。
【図６】他の従来の高耐圧トランジスタの構造断面図で
ある。
ある。
【図７】従来技術と本発明との比較説明に供する図であ
る。
る。
１ Ｐ型シリコン基板 ２ Ｎ型ウエル領域 ３ フィールド酸化膜 ４ 第１のシリコン酸化膜 ５ 第２のシリコン酸化膜 ６ シリコン窒化膜 ７ レジスト ８ 低濃度不純物領域 ９ 第３のシリコン酸化膜 １０ ポリシリコン膜 １１ 高濃度不純物領域 １２ 層間絶縁膜 １３ メタル電極 １４ フィールド酸化膜エッジ １５ サイドウォール １６ 第４のシリコン酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/316 29/78 Ｈ０１Ｌ 21/94 Ａ 27/08 ３２１ Ｄ 29/78 ３０１ Ｇ
Claims (2)
- 【請求項１】 半導体基板にフィールド酸化膜により素
子分離領域を形成する工程と、 活性化領域内に、所定の膜厚のシリコン酸化膜を形成し
た後、ゲート電極となる領域の一部の領域上にシリコン
窒化膜を形成する工程と、 上記シリコン窒化膜をマスクにイオン注入を行い、ソー
ス領域及びドレイン領域における低濃度不純物領域を形
成する工程と、 酸化により上記シリコン窒化膜下以外の上記シリコン酸
化膜の膜厚を所定の膜厚まで増加させる工程と、 上記シリコン窒化膜を除去し、全面に導電層を堆積させ
る工程と、 上記導電層をエッチングすることにより、両端下部が上
記工程で膜厚が厚くなったシリコン酸化膜と所定の面積
だけ重なるように上記導電層を残し、且つ、上記フィー
ルド酸化膜エッジから上記活性化領域内に所定の領域だ
け上記導電層を残す工程と、 上記パターニングされたゲート電極材料をマスクにイオ
ン注入を行い、ソース領域及びドレイン領域における高
濃度不純物領域を形成する工程とを有することを特徴と
する、半導体装置の製造方法。 - 【請求項２】 半導体基板にフィールド酸化膜により素
子分離領域を形成する工程と、 活性化領域内に、所定の膜厚のシリコン酸化膜を形成し
た後、ゲート電極となる領域の一部の領域上にシリコン
窒化膜を形成する工程と、 上記シリコン窒化膜をマスクにイオン注入を行い、ソー
ス領域及びドレイン領域における低濃度不純物領域を形
成する工程と、 酸化により上記シリコン窒化膜下以外の上記シリコン酸
化膜の膜厚を所定の膜厚まで増加させる工程と、 上記シリコン窒化膜を除去し、全面に導電層を堆積させ
た後、全面に所定の膜厚の第１の絶縁膜を堆積させる工
程と、 上記第１の絶縁膜及び上記導電層をエッチングすること
により、両端下部が上記工程で膜厚が厚くなったシリコ
ン酸化膜と所定の面積だけ重なるように上記第１の絶縁
膜及び上記導電層を残し、且つ、上記フィールド酸化膜
エッジから上記活性化領域内に所定の領域だけ上記第１
の絶縁膜及び上記導電層を残す工程と、 上記パターニングされたゲート電極材料をマスクにイオ
ン注入を行い、ソース領域及びドレイン領域における高
濃度不純物領域を形成する工程と、 全面に第２の絶縁膜を堆積させた後、エッチバックによ
り上記ゲート電極側壁にサイドウォールを形成し、自己
整合的にメタル電極と上記ソース領域及びドレイン領域
とをコンタクトさせる工程とを有することを特徴とす
る、請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6325473A JPH08181223A (ja) | 1994-12-27 | 1994-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6325473A JPH08181223A (ja) | 1994-12-27 | 1994-12-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181223A true JPH08181223A (ja) | 1996-07-12 |
Family
ID=18177279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6325473A Pending JPH08181223A (ja) | 1994-12-27 | 1994-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08181223A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6611031B2 (en) | 2000-09-28 | 2003-08-26 | Nec Corporation | Semiconductor device and method for its manufacture |
| US6646295B2 (en) | 2001-02-22 | 2003-11-11 | Nec Electronics Corporation | Semiconductor device |
| JP2004297030A (ja) * | 2003-02-06 | 2004-10-21 | Ricoh Co Ltd | 半導体装置及びその製造方法、並びにその応用装置 |
| JP2008218948A (ja) * | 2007-03-08 | 2008-09-18 | Oki Electric Ind Co Ltd | 半導体装置とその製造方法 |
| JP2009302548A (ja) * | 2009-07-21 | 2009-12-24 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
| JP2010147325A (ja) * | 2008-12-19 | 2010-07-01 | Oki Semiconductor Co Ltd | 半導体装置および半導体装置の製造方法 |
-
1994
- 1994-12-27 JP JP6325473A patent/JPH08181223A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6611031B2 (en) | 2000-09-28 | 2003-08-26 | Nec Corporation | Semiconductor device and method for its manufacture |
| US6646295B2 (en) | 2001-02-22 | 2003-11-11 | Nec Electronics Corporation | Semiconductor device |
| JP2004297030A (ja) * | 2003-02-06 | 2004-10-21 | Ricoh Co Ltd | 半導体装置及びその製造方法、並びにその応用装置 |
| JP2008218948A (ja) * | 2007-03-08 | 2008-09-18 | Oki Electric Ind Co Ltd | 半導体装置とその製造方法 |
| JP2010147325A (ja) * | 2008-12-19 | 2010-07-01 | Oki Semiconductor Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2009302548A (ja) * | 2009-07-21 | 2009-12-24 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
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