JPH05218295A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05218295A JPH05218295A JP1894892A JP1894892A JPH05218295A JP H05218295 A JPH05218295 A JP H05218295A JP 1894892 A JP1894892 A JP 1894892A JP 1894892 A JP1894892 A JP 1894892A JP H05218295 A JPH05218295 A JP H05218295A
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- JP
- Japan
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- tape
- semiconductor
- lead
- semiconductor device
- semiconductor chips
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- Withdrawn
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 本発明は、複数の半導体チップを一つのパッ
ケージ内に有する半導体装置に関し、半導体チップとリ
ードとの配線用のスペースを減少させ、小型化された半
導体装置を提供することを目的とする。 【構成】 ２つの半導体チップ３A , ３B をその表面が
対向するように配置し、これ等２つの半導体チップ３
A , ３B の間にエリアＴＡＢテープ１２を配置する。エ
リアＴＡＢテープ１２と半導体チップ３A , ３B に形成
されたバンプ４とを接続し、エリアＴＡＢテープ１２の
端部とアウタリード６とを接続する。半導体チップ３
A , ３B とエリアＴＡＢテープ１２とを封止樹脂７によ
り樹脂封止して半導体装置を構成する。
ケージ内に有する半導体装置に関し、半導体チップとリ
ードとの配線用のスペースを減少させ、小型化された半
導体装置を提供することを目的とする。 【構成】 ２つの半導体チップ３A , ３B をその表面が
対向するように配置し、これ等２つの半導体チップ３
A , ３B の間にエリアＴＡＢテープ１２を配置する。エ
リアＴＡＢテープ１２と半導体チップ３A , ３B に形成
されたバンプ４とを接続し、エリアＴＡＢテープ１２の
端部とアウタリード６とを接続する。半導体チップ３
A , ３B とエリアＴＡＢテープ１２とを封止樹脂７によ
り樹脂封止して半導体装置を構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
複数の半導体チップを有する半導体装置に関する。
複数の半導体チップを有する半導体装置に関する。
【０００２】近年、電子機器等の小型軽量化、及び高機
能化が益々要求されてきており、これ等電子機器に使用
される半導体装置の小型化が進められている。
能化が益々要求されてきており、これ等電子機器に使用
される半導体装置の小型化が進められている。
【０００３】この半導体装置の小型化の一つの方法とし
て、絶縁性を有したテープに半導体チップを搭載し、テ
ープ上に配線を施したエリアＴＡＢ（Tape Automated B
onding) 方式を使用した半導体装置が注目され、実用化
が進められている。
て、絶縁性を有したテープに半導体チップを搭載し、テ
ープ上に配線を施したエリアＴＡＢ（Tape Automated B
onding) 方式を使用した半導体装置が注目され、実用化
が進められている。
【０００４】一方、複数の半導体チップを上下に配置し
てパッケージングし、半導体装置の高密度実装を行う方
法が提案されている。
てパッケージングし、半導体装置の高密度実装を行う方
法が提案されている。
【０００５】しかし、上下に配置した半導体チップをパ
ッケージ内で外部に接続するリードと接続する配線スペ
ースが必要であり、この配線スペースを極力小さくする
ことが望まれている。
ッケージ内で外部に接続するリードと接続する配線スペ
ースが必要であり、この配線スペースを極力小さくする
ことが望まれている。
【０００６】
【従来の技術】図５は、従来の半導体装置の構成を示
す。複数の半導体チップを有する半導体装置１には、リ
ードフレーム２の中央開口部にシリコンで形成される第
一及び第二の半導体チップ３A ，３B が配置されてい
る。この第一及び第二の半導体チップ３A ，３B は、互
いのシリコン背面が接合した状態となっている。
す。複数の半導体チップを有する半導体装置１には、リ
ードフレーム２の中央開口部にシリコンで形成される第
一及び第二の半導体チップ３A ，３B が配置されてい
る。この第一及び第二の半導体チップ３A ，３B は、互
いのシリコン背面が接合した状態となっている。
【０００７】また、第一及び第二の半導体チップ３A ，
３B の表面には、接続用電極としてのバンプ４が形成さ
れており、それぞれ、足曲げ加工されたテープリード５
A ，５B の一端に接続（インナ・リード・ボンディン
グ）されている。そして、テープリード５A ，５B の他
端はリードフレーム２のアウタリード６に熱圧着（アウ
タ・リード・ボンディング）され、封止樹脂７により樹
脂封止されている。
３B の表面には、接続用電極としてのバンプ４が形成さ
れており、それぞれ、足曲げ加工されたテープリード５
A ，５B の一端に接続（インナ・リード・ボンディン
グ）されている。そして、テープリード５A ，５B の他
端はリードフレーム２のアウタリード６に熱圧着（アウ
タ・リード・ボンディング）され、封止樹脂７により樹
脂封止されている。
【０００８】
【発明が解決しようとする課題】このように、従来の半
導体装置１は、半導体チップ３A ，３B とアウタリード
６とを接続するためのテープリード５A ，５B を有して
おり、テープリード５Aは上方に足曲げ加工が施されて
半導体チップ３A の表面側に接続され、テープリード５
B は下方に足曲げ加工が施されて半導体チップ３B の表
面側に接続されている。
導体装置１は、半導体チップ３A ，３B とアウタリード
６とを接続するためのテープリード５A ，５B を有して
おり、テープリード５Aは上方に足曲げ加工が施されて
半導体チップ３A の表面側に接続され、テープリード５
B は下方に足曲げ加工が施されて半導体チップ３B の表
面側に接続されている。
【０００９】このテープリード５A ，５B の足曲げ加工
部は、半導体装置１内にパッケージングされるため、半
導体装置１はパッケージ内に足曲げ加工部を収容するス
ペースを必要としている。したがって、その分半導体装
置１の面積は増大し、また、高さ寸法も大きくなってい
る。
部は、半導体装置１内にパッケージングされるため、半
導体装置１はパッケージ内に足曲げ加工部を収容するス
ペースを必要としている。したがって、その分半導体装
置１の面積は増大し、また、高さ寸法も大きくなってい
る。
【００１０】そこで、本発明は上記課題に鑑みなされた
もので、複数の半導体チップを上下に配置し、且つリー
ドとの配線スペースを減少させることにより小型化され
た半導体装置を提供することを目的とする。
もので、複数の半導体チップを上下に配置し、且つリー
ドとの配線スペースを減少させることにより小型化され
た半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記課題を解決するた
め、請求項１の発明は、２つの半導体チップが上下に位
置し、且つその表面が互いに対向するように配置され、
２つの半導体チップの間に、両面に配線が形成されたテ
ープが配置されており、各々の半導体チップと外部とを
接続するリードとが接続され、封止樹脂により樹脂封止
された構成とする。
め、請求項１の発明は、２つの半導体チップが上下に位
置し、且つその表面が互いに対向するように配置され、
２つの半導体チップの間に、両面に配線が形成されたテ
ープが配置されており、各々の半導体チップと外部とを
接続するリードとが接続され、封止樹脂により樹脂封止
された構成とする。
【００１２】請求項２の発明は、前記テープは基材に貫
通孔を有しており、貫通孔の側面に形成された配線によ
り前記テープの両面に形成された配線が接続され、前記
半導体チップ同士が電気的に接続された構成とする。
通孔を有しており、貫通孔の側面に形成された配線によ
り前記テープの両面に形成された配線が接続され、前記
半導体チップ同士が電気的に接続された構成とする。
【００１３】
【作用】請求項１の発明において、２つの半導体チップ
の表面が対向して配置され、両面に配線が形成されたテ
ープが２つの半導体チップの間に配置され、このテープ
によって各々の半導体チップがリードと接続されたた構
成は、２つの半導体チップの接続部を近接して位置さ
せ、２つの半導体チップを一枚のテープだけでリードと
接続し、配線スペースを減少させる。
の表面が対向して配置され、両面に配線が形成されたテ
ープが２つの半導体チップの間に配置され、このテープ
によって各々の半導体チップがリードと接続されたた構
成は、２つの半導体チップの接続部を近接して位置さ
せ、２つの半導体チップを一枚のテープだけでリードと
接続し、配線スペースを減少させる。
【００１４】請求項２の発明において、貫通孔により両
面に形成された配線が接続された構成は、テープの両面
に配置された２つの半導体チップ同士を電気的に接続す
る。
面に形成された配線が接続された構成は、テープの両面
に配置された２つの半導体チップ同士を電気的に接続す
る。
【００１５】
【実施例】図１は本発明の一実施例の構成を示す。同図
において、図５の従来例と同じ構成部品には同一の符号
を付し、その説明は省略する。
において、図５の従来例と同じ構成部品には同一の符号
を付し、その説明は省略する。
【００１６】２つの半導体チップ３A ，３B には電気的
接続をおこなうためのバンプ４が各々の表面に形成され
ている。そして、２つの半導体チップ３A と３B の間に
は、両面に電気接続配線としてのリードパターン１４，
１６が形成されたエリアＴＡＢテープ１２が位置してい
る。
接続をおこなうためのバンプ４が各々の表面に形成され
ている。そして、２つの半導体チップ３A と３B の間に
は、両面に電気接続配線としてのリードパターン１４，
１６が形成されたエリアＴＡＢテープ１２が位置してい
る。
【００１７】半導体チップ３A は、エリアＴＡＢテープ
１２のリードパターン１４の形成された側から搭載さ
れ、バンプ４がエリアＴＡＢテープ１２の基材であるポ
リイミドテープ１３を貫通して形成された開孔部１５内
に位置してリードパターン１６に接続されている。この
開孔部１５の側面にはリードが形成されており、半導体
チップ３A のバンプ４が接続されたリードパターン１６
を、反対側のリードパターン１４に接続している。ま
た、半導体チップ３B は、エリアＴＡＢテープ１２の半
導体チップ３A が接続された面と反対側の、リードパタ
ーン１６が形成された側から搭載され、バンプ４が開孔
部１７内に位置してリードパターン１４に接続されてい
る。
１２のリードパターン１４の形成された側から搭載さ
れ、バンプ４がエリアＴＡＢテープ１２の基材であるポ
リイミドテープ１３を貫通して形成された開孔部１５内
に位置してリードパターン１６に接続されている。この
開孔部１５の側面にはリードが形成されており、半導体
チップ３A のバンプ４が接続されたリードパターン１６
を、反対側のリードパターン１４に接続している。ま
た、半導体チップ３B は、エリアＴＡＢテープ１２の半
導体チップ３A が接続された面と反対側の、リードパタ
ーン１６が形成された側から搭載され、バンプ４が開孔
部１７内に位置してリードパターン１４に接続されてい
る。
【００１８】そして、エリアＴＡＢテープ１２の端部ま
で延在したリードパターン１４は、リードフレーム２の
アウタリード６に接続され、半導体チップ３A ，３B と
エリアＴＡＢテープ１２は封止樹脂７により樹脂封止さ
れている。
で延在したリードパターン１４は、リードフレーム２の
アウタリード６に接続され、半導体チップ３A ，３B と
エリアＴＡＢテープ１２は封止樹脂７により樹脂封止さ
れている。
【００１９】このように、本実施例の半導体装置１で
は、エリアＴＡＢテープ１２の両面を使用して２つの半
導体チップ３A ，３B とアウタリード６とを接続してい
るため、従来のようにテープを２枚使用してそれぞれに
曲げ加工を施す必要は無い。よって、この曲げ加工に必
要なパッケージ内のスペースを省く事ができ、半導体チ
ップが上下に配置されてパッケージングされた半導体装
置の面積を減少させ、且つ高さ寸法も小さくすることが
できる。
は、エリアＴＡＢテープ１２の両面を使用して２つの半
導体チップ３A ，３B とアウタリード６とを接続してい
るため、従来のようにテープを２枚使用してそれぞれに
曲げ加工を施す必要は無い。よって、この曲げ加工に必
要なパッケージ内のスペースを省く事ができ、半導体チ
ップが上下に配置されてパッケージングされた半導体装
置の面積を減少させ、且つ高さ寸法も小さくすることが
できる。
【００２０】次に、図２及び図３と共にエリアＴＡＢテ
ープ１２の形状および製造方法について説明する。
ープ１２の形状および製造方法について説明する。
【００２１】図２は、エリアＴＡＢテープ１２の拡大断
面図であり、図３は、エリアＴＡＢテープ１２の製造工
程図を示す。
面図であり、図３は、エリアＴＡＢテープ１２の製造工
程図を示す。
【００２２】まず、前処理のされた基材となるポリイミ
ドテープ１３の片面に、露光、現像によりフォトレジス
トパターンを形成する（ステップ１）。次に、銅メッキ
によりリードパターン１４を形成する（ステップ２）。
そして、ポリイミドテープ１３にエッチングにより開孔
部１５を形成する（ステップ３）。
ドテープ１３の片面に、露光、現像によりフォトレジス
トパターンを形成する（ステップ１）。次に、銅メッキ
によりリードパターン１４を形成する（ステップ２）。
そして、ポリイミドテープ１３にエッチングにより開孔
部１５を形成する（ステップ３）。
【００２３】以上の工程をポリイミドテープ１３の反対
側の面に対して施してリードパターン１６、開孔部１７
を形成する（ステップ４、５、６）。
側の面に対して施してリードパターン１６、開孔部１７
を形成する（ステップ４、５、６）。
【００２４】そして、開孔部１５、１７にリードパター
ン１４、１６同士を接続するために再びフォトレジスト
を露光、現像し（ステップ７）、開孔部１５、１７の側
面に銅メッキによりリード１８を形成する（ステップ
８）。その後、電気的接続性を向上させるために、形成
されたリードにスズ、金等のメッキが施され（ステップ
９）エリアＴＡＢテープ１２ができあがる。図４は、エ
リアＴＡＢテープ１２のリードパターンを示す拡大平面
図である。図中、実線で示したリードパターン１４は、
半導体チップ３A 側に形成されたリードパターンを表
し、破線で示したリードパターン１６はその裏側の半導
体チップ３B 側のリードパターンを表している。また、
各リードパターン１４、１６の先端あるいは先端付近に
位置する円形の部分は、半導体チップ３B の表面に形成
されたバンプ４が位置する開孔部１７（図２参照）であ
り、二重の円で示された部分は半導体チップ３A のバン
プ４が位置する開孔部１５（図２参照）である。
ン１４、１６同士を接続するために再びフォトレジスト
を露光、現像し（ステップ７）、開孔部１５、１７の側
面に銅メッキによりリード１８を形成する（ステップ
８）。その後、電気的接続性を向上させるために、形成
されたリードにスズ、金等のメッキが施され（ステップ
９）エリアＴＡＢテープ１２ができあがる。図４は、エ
リアＴＡＢテープ１２のリードパターンを示す拡大平面
図である。図中、実線で示したリードパターン１４は、
半導体チップ３A 側に形成されたリードパターンを表
し、破線で示したリードパターン１６はその裏側の半導
体チップ３B 側のリードパターンを表している。また、
各リードパターン１４、１６の先端あるいは先端付近に
位置する円形の部分は、半導体チップ３B の表面に形成
されたバンプ４が位置する開孔部１７（図２参照）であ
り、二重の円で示された部分は半導体チップ３A のバン
プ４が位置する開孔部１５（図２参照）である。
【００２５】リードパターン１４は半導体チップ３A ，
３B のバンプ４とリードフレーム２のアウタリード６と
を接続する機能を果たし、裏側のリードパターン１６は
半導体チップ３A 上のバンプ４同士、あるいは半導体チ
ップ３B 上のバンプ４同士を接続する機能を果たすと共
に、半導体チップ３A と３B のバンプ４も接続してい
る。
３B のバンプ４とリードフレーム２のアウタリード６と
を接続する機能を果たし、裏側のリードパターン１６は
半導体チップ３A 上のバンプ４同士、あるいは半導体チ
ップ３B 上のバンプ４同士を接続する機能を果たすと共
に、半導体チップ３A と３B のバンプ４も接続してい
る。
【００２６】このように、エリアＴＡＢテープ１２が開
孔部１５、１７を有し、その側面にリード１８（図２参
照）が形成されてエリアＴＡＢテープ１２の両面のリー
ドパターン１４、１６を接続することによって配線の自
由度が増し、従来半導体チップの外側で配線していた部
分をエリアＴＡＢテープ１２上に配設することができる
ため、パッケージ内の配線スペースを減少させることが
できる。
孔部１５、１７を有し、その側面にリード１８（図２参
照）が形成されてエリアＴＡＢテープ１２の両面のリー
ドパターン１４、１６を接続することによって配線の自
由度が増し、従来半導体チップの外側で配線していた部
分をエリアＴＡＢテープ１２上に配設することができる
ため、パッケージ内の配線スペースを減少させることが
できる。
【００２７】また、従来パッケージ内で配線を引き回す
方法としてセラミックパッケージが知られているが、本
実施例の如く、エリアＴＡＢテープを使用して配線を施
し、樹脂封止によってパッケージングすれば、高価なセ
ラミックパッケージに比較して安価に半導体装置を製造
することができる。
方法としてセラミックパッケージが知られているが、本
実施例の如く、エリアＴＡＢテープを使用して配線を施
し、樹脂封止によってパッケージングすれば、高価なセ
ラミックパッケージに比較して安価に半導体装置を製造
することができる。
【００２８】
【発明の効果】上述の如く、請求項１の発明によれば、
両面に配線が形成されたテープを２つの半導体チップの
間に配置し、その両面の配線を使用して２つの半導体チ
ップをリードに接続することにより、一枚のテープだけ
で２つの半導体チップをリードに接続することができ
る。よって、配線用のスペースが減少し、半導体装置の
小型化及び薄型化を図ることができる。
両面に配線が形成されたテープを２つの半導体チップの
間に配置し、その両面の配線を使用して２つの半導体チ
ップをリードに接続することにより、一枚のテープだけ
で２つの半導体チップをリードに接続することができ
る。よって、配線用のスペースが減少し、半導体装置の
小型化及び薄型化を図ることができる。
【００２９】また、請求項２の発明によれば、テープの
両面に形成された配線を、テープの貫通孔に沿って形成
されたリードによって接続することにより、２つの半導
体チップ同士をテープ上で接続することができ、配線の
自由度が増して配線用のスペースが減少し、半導体チッ
プの小型化を図ることができる。
両面に形成された配線を、テープの貫通孔に沿って形成
されたリードによって接続することにより、２つの半導
体チップ同士をテープ上で接続することができ、配線の
自由度が増して配線用のスペースが減少し、半導体チッ
プの小型化を図ることができる。
【図１】本発明の一実施例の構成を示す図である。
【図２】図１の実施例のエリアＴＡＢテープを示す断面
図である。
図である。
【図３】図１の実施例のエリアＴＡＢテープの製造工程
図である。
図である。
【図４】図１の実施例のエリアＴＡＢテープのリードパ
ターンを説明する図である。
ターンを説明する図である。
【図５】従来の半導体装置の構成を示す図である。
１ 半導体装置 ２ リードフレーム ３A 第一の半導体チップ ３B 第二の半導体チップ ４ バンプ ５A ，５B テープリード ６ アウタリード ７ 封止樹脂 １１ 半導体装置 １２ エリアＴＡＢテープ １３ ポリイミドテープ １４ リードパターン １５，１７ 開孔部 １６ リードパターン １８ リード
Claims (2)
- 【請求項１】 ２つの半導体チップ（３A ，３B ）が上
下に位置し、且つ素子の形成された表面が互いに対向す
るように配置され、該２つの半導体チップ（３A ，
３B ）の間に両面に配線（１４，１６）が形成されたテ
ープ（１２）が配置されており、該各々の半導体チップ
（３A ，３B ）と外部とを接続するリード（６）とが該
テープ（１２）により接続され、封止樹脂（７）により
樹脂封止されていることを特徴とする半導体装置。 - 【請求項２】 前記テープ（１２）は基材（１３）に貫
通孔（１５，１７）を有しており、該貫通孔（１５，１
７）の側面に形成された配線（１８）により前記テープ
（１２）の両面に形成された配線（１４，１６）が接続
され、前記半導体チップ（３A ，３B ）同士が電気的に
接続されていることを特徴とする請求項１記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1894892A JPH05218295A (ja) | 1992-02-04 | 1992-02-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1894892A JPH05218295A (ja) | 1992-02-04 | 1992-02-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218295A true JPH05218295A (ja) | 1993-08-27 |
Family
ID=11985875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1894892A Withdrawn JPH05218295A (ja) | 1992-02-04 | 1992-02-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218295A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6737736B2 (en) | 2001-02-08 | 2004-05-18 | Renesas Technology Corp. | Semiconductor device |
| US7227251B2 (en) | 1997-09-29 | 2007-06-05 | Elpida Memory, Inc. | Semiconductor device and a memory system including a plurality of IC chips in a common package |
| JP2008270382A (ja) * | 2007-04-18 | 2008-11-06 | Matsushita Electric Ind Co Ltd | チップモジュール、メモリカードおよびチップモジュールの製造方法 |
-
1992
- 1992-02-04 JP JP1894892A patent/JPH05218295A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7227251B2 (en) | 1997-09-29 | 2007-06-05 | Elpida Memory, Inc. | Semiconductor device and a memory system including a plurality of IC chips in a common package |
| US6737736B2 (en) | 2001-02-08 | 2004-05-18 | Renesas Technology Corp. | Semiconductor device |
| US6965154B2 (en) | 2001-02-08 | 2005-11-15 | Renesas Technology Corp. | Semiconductor device |
| DE10142585B4 (de) * | 2001-02-08 | 2007-08-09 | Mitsubishi Denki K.K. | Halbleiteranordnung und zugehöriges Verfahren zu deren Herstellung |
| JP2008270382A (ja) * | 2007-04-18 | 2008-11-06 | Matsushita Electric Ind Co Ltd | チップモジュール、メモリカードおよびチップモジュールの製造方法 |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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