JPH05218350A - 半導体ウエハを加工してフローテイングゲートトランジスタを用いる不揮発性メモリーデバイスのアレイとｃｍｏｓトランジスタを有する周辺領域とを形成する方法 - Google Patents
半導体ウエハを加工してフローテイングゲートトランジスタを用いる不揮発性メモリーデバイスのアレイとｃｍｏｓトランジスタを有する周辺領域とを形成する方法Info
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- JPH05218350A JPH05218350A JP4273153A JP27315392A JPH05218350A JP H05218350 A JPH05218350 A JP H05218350A JP 4273153 A JP4273153 A JP 4273153A JP 27315392 A JP27315392 A JP 27315392A JP H05218350 A JPH05218350 A JP H05218350A
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- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Abstract
(57)【要約】
【目的】 多数のフォトマスクを必要としない加工方法
を提供する。 【構成】 半導体ウエハ上にフィールド絶縁層２０およ
びゲート絶縁層２２を設けて、アレイ領域１２とその周
辺領域１４（第１の周辺領域４２及び第２の周辺領域４
４）との境界を定め；その上に伝導材料の第１の層２４
を設け；その上にフローテイングゲートトランジスタに
使用する誘電層２６を設け；周辺領域から誘電層および
第１の伝導材料をエッチングし；ウエハの上部にアレイ
の周辺領域と誘電層を被覆する伝導材料の第２の層３２
を設け；アレイの伝導材料および誘電材料をパターニン
グおよびエッチングし；周辺領域の１次伝導型ＣＭＯＳ
トランジスタの伝導材料をパターニングおよびエッチン
グし；さらに、周辺領域の２次伝導型ＣＭＯＳ材料をパ
ターニングおよびエッチングする。
を提供する。 【構成】 半導体ウエハ上にフィールド絶縁層２０およ
びゲート絶縁層２２を設けて、アレイ領域１２とその周
辺領域１４（第１の周辺領域４２及び第２の周辺領域４
４）との境界を定め；その上に伝導材料の第１の層２４
を設け；その上にフローテイングゲートトランジスタに
使用する誘電層２６を設け；周辺領域から誘電層および
第１の伝導材料をエッチングし；ウエハの上部にアレイ
の周辺領域と誘電層を被覆する伝導材料の第２の層３２
を設け；アレイの伝導材料および誘電材料をパターニン
グおよびエッチングし；周辺領域の１次伝導型ＣＭＯＳ
トランジスタの伝導材料をパターニングおよびエッチン
グし；さらに、周辺領域の２次伝導型ＣＭＯＳ材料をパ
ターニングおよびエッチングする。
Description
【０００１】
【産業上の利用分野】本発明は、一般に、半導体ウエハ
を加工して、フローテイングゲートトランジスタを用い
る不揮発性のメモリーデバイスを含むアレイを備えたメ
モリーアレイと、該アレイの周辺領域とを形成する方法
に関し、さらに詳しくは、ＥＰＲＯＭメモリーアレイお
よびＥＥＰＲＯＭメモリーアレイの加工方法に関するも
のである。
を加工して、フローテイングゲートトランジスタを用い
る不揮発性のメモリーデバイスを含むアレイを備えたメ
モリーアレイと、該アレイの周辺領域とを形成する方法
に関し、さらに詳しくは、ＥＰＲＯＭメモリーアレイお
よびＥＥＰＲＯＭメモリーアレイの加工方法に関するも
のである。
【０００２】
【従来の技術】固定記憶装置（ＲＯＭ）は、情報が加工
中に永続的に記憶されるメモリーである。こうしたメモ
リーは、読出し動作のみを行うことができるので、不揮
発性（“non-volatile")であると考えられる。
中に永続的に記憶されるメモリーである。こうしたメモ
リーは、読出し動作のみを行うことができるので、不揮
発性（“non-volatile")であると考えられる。
【０００３】ＲＯＭ中の情報の各ビットは、ワード（ア
クセス）線からビット（センス）線へのデータ通路の存
在または不在により記憶される。このデータ通路は、ワ
ードおよびビット線を接続する回路素子を保証しないだ
けで解除される。したがって、ＲＯＭのワード線を活性
化した場合、ビット線上に信号が存在すれば、１が記憶
されることを意味し、他方、信号が存在しなければ、０
が記憶されることを意味する。
クセス）線からビット（センス）線へのデータ通路の存
在または不在により記憶される。このデータ通路は、ワ
ードおよびビット線を接続する回路素子を保証しないだ
けで解除される。したがって、ＲＯＭのワード線を活性
化した場合、ビット線上に信号が存在すれば、１が記憶
されることを意味し、他方、信号が存在しなければ、０
が記憶されることを意味する。
【０００４】特別な用途に対して、ごく少数のＲＯＭ回
路のみが必要とされる場合には、カスタムマスキング加
工は、費用または時間がかかり過ぎるという欠点を有す
る。このような場合、使用者にとっては、各ＲＯＭチッ
プを個々にプログラムするほうが、迅速、かつ安価とな
る。こうした能力を備えたＲＯＭは、プログラム可能な
固定記憶装置（ＰＲＯＭ）という。開発された最初のＰ
ＲＯＭでは、情報は、構造内に一度だけプログラムする
ことができ、消去することができなかった。こうしたＰ
ＲＯＭにおいては、データ路は、チップ加工の完了時に
すべてのワードおよびビットライン間に存在する。この
ことは、すべてのデータポジションに１が記憶されたこ
とに相当する。加工中の記憶セルは、ワード−ビット接
続路を電気的に切断することにより製造する前に、０を
記憶するために選択的に変換される。書き込み動作は、
破壊形であるので、ビット位置に０を一度プログラムす
ると、それを消去して１に戻すことはできない。ＰＲＯ
Ｍは、当初、バイポーラ技術によって行われていたが、
ＭＯＳ ＰＲＯＭが利用できるようになった。
路のみが必要とされる場合には、カスタムマスキング加
工は、費用または時間がかかり過ぎるという欠点を有す
る。このような場合、使用者にとっては、各ＲＯＭチッ
プを個々にプログラムするほうが、迅速、かつ安価とな
る。こうした能力を備えたＲＯＭは、プログラム可能な
固定記憶装置（ＰＲＯＭ）という。開発された最初のＰ
ＲＯＭでは、情報は、構造内に一度だけプログラムする
ことができ、消去することができなかった。こうしたＰ
ＲＯＭにおいては、データ路は、チップ加工の完了時に
すべてのワードおよびビットライン間に存在する。この
ことは、すべてのデータポジションに１が記憶されたこ
とに相当する。加工中の記憶セルは、ワード−ビット接
続路を電気的に切断することにより製造する前に、０を
記憶するために選択的に変換される。書き込み動作は、
破壊形であるので、ビット位置に０を一度プログラムす
ると、それを消去して１に戻すことはできない。ＰＲＯ
Ｍは、当初、バイポーラ技術によって行われていたが、
ＭＯＳ ＰＲＯＭが利用できるようになった。
【０００５】ＰＲＯＭを用いたより最新の技術により、
消去可能なＰＲＯＭが開発された。消去可能なＰＲＯＭ
は、情報記憶手段としての、電荷の長期間保持に依存し
ている。こうした電荷は、ＭＯＳデバイス上に記憶さ
れ、フローテイングポリシリコンゲートという。こうし
た構造は、従来のＭＯＳトランジスタゲートと若干異な
る。メモリーセルの従来のＭＯＳトランジスタゲート
は、それぞれがトランジスタゲートとして機能する数個
のＭＯＳトランジスタの間に接続した連続ポリシリコン
ワード線を用いる。消去可能なＰＲＯＭのフローテイン
グポリシリコンゲートは、連続したワード線とシリコン
基板との間に局在した２次のポリシリコンゲートを介在
させ、ＭＯＳトランジスタの活性領域を形成する。フロ
ーテイングゲートは、それぞれのＭＯＳトランジスタ用
のフローテイングゲートが他のＭＯＳトランジスタのフ
ローテイングゲートから電気的に孤立するように局在化
する。
消去可能なＰＲＯＭが開発された。消去可能なＰＲＯＭ
は、情報記憶手段としての、電荷の長期間保持に依存し
ている。こうした電荷は、ＭＯＳデバイス上に記憶さ
れ、フローテイングポリシリコンゲートという。こうし
た構造は、従来のＭＯＳトランジスタゲートと若干異な
る。メモリーセルの従来のＭＯＳトランジスタゲート
は、それぞれがトランジスタゲートとして機能する数個
のＭＯＳトランジスタの間に接続した連続ポリシリコン
ワード線を用いる。消去可能なＰＲＯＭのフローテイン
グポリシリコンゲートは、連続したワード線とシリコン
基板との間に局在した２次のポリシリコンゲートを介在
させ、ＭＯＳトランジスタの活性領域を形成する。フロ
ーテイングゲートは、それぞれのＭＯＳトランジスタ用
のフローテイングゲートが他のＭＯＳトランジスタのフ
ローテイングゲートから電気的に孤立するように局在化
する。
【０００６】フローテイングゲートから電荷を移動させ
たり、除去するために、種々の機構が提案されている。
消去可能で、プログラム可能なメモリーの一つのタイプ
は、いわゆる電気的にプログラム可能なＲＯＭ（ＥＰＲ
ＯＭ）である。電荷移動機構は、選択されたトランジス
タのフローテイングポリシリコンゲートへの電子の注入
によって生じる。プログラムされるトランジスタドレイ
ンに十分に高い逆バイアス電圧を印加すると、ドレイン
−基板“ｐｎ”接続が、“アバラシシュ（なだれ）”降
伏をし、高温電子を発生する。これらのうちの一部は、
絶縁酸化物材料を越えて各フローテイングゲートを取り
囲むに十分なエネルギーを有し、それにより、フローテ
イングゲートに入り込む。これらのＥＰＲＯＭデバイス
は、したがって、フローテイングゲートアバラシュ注入
ＭＯＳトランジスタ（ＦＡＭＯＳ）と呼ばれる。これら
の電子が、一度フローテイングゲートに移動すると、こ
れらは、そこで捕捉される。ゲートの酸化物−シリコン
界面の電位障壁は３ｅＶ以上で、酸化物からこの障壁を
越えて自動的に放出される電子の割合は無視できるほど
小さい。したがって、フローテイングゲート上に貯蔵さ
れる電荷は、多年にわたって保持することができる。
たり、除去するために、種々の機構が提案されている。
消去可能で、プログラム可能なメモリーの一つのタイプ
は、いわゆる電気的にプログラム可能なＲＯＭ（ＥＰＲ
ＯＭ）である。電荷移動機構は、選択されたトランジス
タのフローテイングポリシリコンゲートへの電子の注入
によって生じる。プログラムされるトランジスタドレイ
ンに十分に高い逆バイアス電圧を印加すると、ドレイン
−基板“ｐｎ”接続が、“アバラシシュ（なだれ）”降
伏をし、高温電子を発生する。これらのうちの一部は、
絶縁酸化物材料を越えて各フローテイングゲートを取り
囲むに十分なエネルギーを有し、それにより、フローテ
イングゲートに入り込む。これらのＥＰＲＯＭデバイス
は、したがって、フローテイングゲートアバラシュ注入
ＭＯＳトランジスタ（ＦＡＭＯＳ）と呼ばれる。これら
の電子が、一度フローテイングゲートに移動すると、こ
れらは、そこで捕捉される。ゲートの酸化物−シリコン
界面の電位障壁は３ｅＶ以上で、酸化物からこの障壁を
越えて自動的に放出される電子の割合は無視できるほど
小さい。したがって、フローテイングゲート上に貯蔵さ
れる電荷は、多年にわたって保持することができる。
【０００７】フローテイングゲートが十分な数の電子で
帯電されると、ゲート下のチャネルの反転が起こる。そ
れにより、まさに外部ゲート電圧が印加されているかの
ように、ソースとドレインとの間に連続した伝導チャネ
ルが形成される。それゆえに、各ビット位置に１または
０が存在するかどうかは、各プログラムデバイスに伝導
フローテイングチャネルゲートが存在するか否かによっ
て決定される。
帯電されると、ゲート下のチャネルの反転が起こる。そ
れにより、まさに外部ゲート電圧が印加されているかの
ように、ソースとドレインとの間に連続した伝導チャネ
ルが形成される。それゆえに、各ビット位置に１または
０が存在するかどうかは、各プログラムデバイスに伝導
フローテイングチャネルゲートが存在するか否かによっ
て決定される。
【０００８】こうした構造は、貯蔵された電子をフロー
テイングゲートから除去するための手段を可能とし、そ
れにより、ＰＲＯＭを消去可能とする。
テイングゲートから除去するための手段を可能とし、そ
れにより、ＰＲＯＭを消去可能とする。
【０００９】このことは、ＥＰＲＯＭを強い紫外線に約
２０分間投光露出することにより達成される。紫外線
は、二酸化ケイ素中に電子−ホール対を生じさせ、電荷
（電子）にフローテイングゲートからの放電路を付与す
る。
２０分間投光露出することにより達成される。紫外線
は、二酸化ケイ素中に電子−ホール対を生じさせ、電荷
（電子）にフローテイングゲートからの放電路を付与す
る。
【００１０】用途によっては、紫外線ソースを用いるよ
りもＲＯＭの内容を電気的に消去することが望ましい。
また他の状況にあっては、全体の集積回路を消去するこ
となく、一時にワンビットを変化させることができるこ
とが望ましいこともあるであろう。こうしたことから、
電気的に消去可能なＰＲＯＭ（ＥＥＰＲＯＭ）が開発さ
れた。こうした技術としては、ＭＮＯＳトランジスタ、
フローテイングゲートンネルオキサイドＭＯＳトランジ
スタ（ＦＬＯＴＯＸ）、テクスチャー化高ポリシリコン
フローテイングゲートＭＯＳトランジスタおよびフラッ
シュＥＥＰＲＯＭが挙げられる。またこうした技術に
は、こうしたセルのアレイ内のフローテイングゲートト
ランジスタメモリーセルとＣＭＯＳトランジスタを含む
アレイの周辺領域との組み合わせも可能である。
りもＲＯＭの内容を電気的に消去することが望ましい。
また他の状況にあっては、全体の集積回路を消去するこ
となく、一時にワンビットを変化させることができるこ
とが望ましいこともあるであろう。こうしたことから、
電気的に消去可能なＰＲＯＭ（ＥＥＰＲＯＭ）が開発さ
れた。こうした技術としては、ＭＮＯＳトランジスタ、
フローテイングゲートンネルオキサイドＭＯＳトランジ
スタ（ＦＬＯＴＯＸ）、テクスチャー化高ポリシリコン
フローテイングゲートＭＯＳトランジスタおよびフラッ
シュＥＥＰＲＯＭが挙げられる。またこうした技術に
は、こうしたセルのアレイ内のフローテイングゲートト
ランジスタメモリーセルとＣＭＯＳトランジスタを含む
アレイの周辺領域との組み合わせも可能である。
【００１１】フローテイングゲートトランジスタでは、
フローテイングゲートポリシリコン（通常、ポリ１と称
される）は、上層のワード線ポリシリコン（通常、Ｐｏ
ｌｙ２と称される）と下に重ねた基板との間に位置す
る。フローテイングゲートポリの２つのエッジは、ワー
ド線エッジに対して直行的にラインアップされる。この
ファクタは、フローテイングゲートポリを最初に完全に
設定し、ついでワード線をパターニングしようとする
と、フォトおよびエッチプロセスを非常に難しくする。
このことは、フォトマスキングの不整合およびフォトエ
ッジエッチ効果の問題点に帰結する。
フローテイングゲートポリシリコン（通常、ポリ１と称
される）は、上層のワード線ポリシリコン（通常、Ｐｏ
ｌｙ２と称される）と下に重ねた基板との間に位置す
る。フローテイングゲートポリの２つのエッジは、ワー
ド線エッジに対して直行的にラインアップされる。この
ファクタは、フローテイングゲートポリを最初に完全に
設定し、ついでワード線をパターニングしようとする
と、フォトおよびエッチプロセスを非常に難しくする。
このことは、フォトマスキングの不整合およびフォトエ
ッジエッチ効果の問題点に帰結する。
【００１２】上記問題点を回避するためのアプローチの
一つは、フローテイングゲートの４つの全てのエッジの
代わりに２つのエッジのみを先ず設定することである。
最初にパターニングされる典型的な２つのエッジは、ポ
リ１フローテイングゲートエッジであるが、このポリ１
フローテイングゲートエッジは、ワード線エッジと一致
しない。これが完了すると、ポリ２エッチ（ワード線）
パターニングの際にワード線用スタックポリエッチは、
ワード線エッジおよび残る２つのフローテイングゲート
エッジが定まる。このアプローチは、ワード線及び対応
するフローテイングゲートエッジが同一のエッチングプ
ロセス中に相互に自己整合するという事実により、全く
不整合するものではない。
一つは、フローテイングゲートの４つの全てのエッジの
代わりに２つのエッジのみを先ず設定することである。
最初にパターニングされる典型的な２つのエッジは、ポ
リ１フローテイングゲートエッジであるが、このポリ１
フローテイングゲートエッジは、ワード線エッジと一致
しない。これが完了すると、ポリ２エッチ（ワード線）
パターニングの際にワード線用スタックポリエッチは、
ワード線エッジおよび残る２つのフローテイングゲート
エッジが定まる。このアプローチは、ワード線及び対応
するフローテイングゲートエッジが同一のエッチングプ
ロセス中に相互に自己整合するという事実により、全く
不整合するものではない。
【００１３】消去可能なＰＲＯＭを加工する従来技術に
ついて図１−図９を参照しながら記載する。図１は、一
加工工程のウエハフラグメントの上面図であり、図２
は、それと同一工程の図１の２−２線に沿った拡大断面
図である。以下の各図のそれぞれにおいて、１図は、上
面図を、２図は、記載プロセスにおける同一工程の拡大
断面図を表す。図１および図２は、メモリーアレイ領域
１２とアレイ領域１２の周辺領域１４によって画定され
るウエハフラグメントを表す。ウエハフラグメント１０
は、本明細書中で記載する実施例においてはｐ型である
内部基板１６と、ＣＭＯＳトランジスタを形成するため
にｎウエル（ｗｅｌｌ）を設けた周辺領域１４とを含
む。フィールド酸化物領域２０とゲート絶縁層２２とを
基板１６上に設ける。ポリシリコン（ポリ１）の第１の
層２４を絶縁層２０および２２の上部に施す。誘電３層
２６をアレイ領域１２内に形成されるフローテイングゲ
ートトランジスタに使用するために第１のポリシリコン
層２４の上部に塗布する。３層２６は、典型的には、Ｏ
−Ｎ−Ｏサンドイッチ構造からなる。
ついて図１−図９を参照しながら記載する。図１は、一
加工工程のウエハフラグメントの上面図であり、図２
は、それと同一工程の図１の２−２線に沿った拡大断面
図である。以下の各図のそれぞれにおいて、１図は、上
面図を、２図は、記載プロセスにおける同一工程の拡大
断面図を表す。図１および図２は、メモリーアレイ領域
１２とアレイ領域１２の周辺領域１４によって画定され
るウエハフラグメントを表す。ウエハフラグメント１０
は、本明細書中で記載する実施例においてはｐ型である
内部基板１６と、ＣＭＯＳトランジスタを形成するため
にｎウエル（ｗｅｌｌ）を設けた周辺領域１４とを含
む。フィールド酸化物領域２０とゲート絶縁層２２とを
基板１６上に設ける。ポリシリコン（ポリ１）の第１の
層２４を絶縁層２０および２２の上部に施す。誘電３層
２６をアレイ領域１２内に形成されるフローテイングゲ
ートトランジスタに使用するために第１のポリシリコン
層２４の上部に塗布する。３層２６は、典型的には、Ｏ
−Ｎ−Ｏサンドイッチ構造からなる。
【００１４】図３および４を参照すると、誘電層２６お
よびポリシリコン層２４は周辺領域１４からエッチング
除去され、アレイ１２内でエッチングされ線２８を画定
する。線２８は、対向するエッジ３０ａおよび３０ｂに
よって画定され、この対向エッジ３０ａおよび３０ｂ
は、本明細書の以降における記載から明らかとなるよう
に、アレイ１２内にフローテイングゲートトランジスタ
の第１の２つのエッジを形成する。
よびポリシリコン層２４は周辺領域１４からエッチング
除去され、アレイ１２内でエッチングされ線２８を画定
する。線２８は、対向するエッジ３０ａおよび３０ｂに
よって画定され、この対向エッジ３０ａおよび３０ｂ
は、本明細書の以降における記載から明らかとなるよう
に、アレイ１２内にフローテイングゲートトランジスタ
の第１の２つのエッジを形成する。
【００１５】図５および６を参照すると、第２のポリシ
リコン層３２は、ウエハの上部に施され、周辺領域１４
とアレイ領域１２とを被覆する。その上に、高伝導性の
薄層３４、例えば、ＷＳｉxがポリ層３２の上部に施さ
れる。集合的に、層３２および３４は、ポリ２層と考え
られる。
リコン層３２は、ウエハの上部に施され、周辺領域１４
とアレイ領域１２とを被覆する。その上に、高伝導性の
薄層３４、例えば、ＷＳｉxがポリ層３２の上部に施さ
れる。集合的に、層３２および３４は、ポリ２層と考え
られる。
【００１６】図７および８を参照すると、フォトレジス
ト層（図示せず）は、図示したように施されそしてパタ
ーニングされ、アレイ領域１２内にＦＡＭＯＳトランジ
スタゲート３６および３８を画定するが、これは図示し
たようにワード線２９と一致する。周辺領域１４は、こ
うしたエッチング中、フォトレジストでマスキングさ
れ、基板１６にトレンチするのを防ぐ必要がある。
ト層（図示せず）は、図示したように施されそしてパタ
ーニングされ、アレイ領域１２内にＦＡＭＯＳトランジ
スタゲート３６および３８を画定するが、これは図示し
たようにワード線２９と一致する。周辺領域１４は、こ
うしたエッチング中、フォトレジストでマスキングさ
れ、基板１６にトレンチするのを防ぐ必要がある。
【００１７】図９を参照すると、従来技術による方法で
は、ついで周辺領域１４をパターニングして、ワード線
トランジスタゲート３５、３７、３９および４１のそれ
ぞれを同一工程で形成する（ワード線３５、３７、３９
および４１は上面図には図示せず）。しかる後、図示し
たトランジスタゲート３６、３８、３５、３７、３９お
よび４１に隣接して必要とされる種々のｐおよびｎ型の
ドーパント材料を注入することを可能にするためには別
のフォトレジストマスキングを施したり、パターニング
する必要がある。その上に、スペーサを形成して、図１
０に示した配置を形成する。図９から図１０の構造を形
成する従来技術による方法は、以下のように進行する。
は、ついで周辺領域１４をパターニングして、ワード線
トランジスタゲート３５、３７、３９および４１のそれ
ぞれを同一工程で形成する（ワード線３５、３７、３９
および４１は上面図には図示せず）。しかる後、図示し
たトランジスタゲート３６、３８、３５、３７、３９お
よび４１に隣接して必要とされる種々のｐおよびｎ型の
ドーパント材料を注入することを可能にするためには別
のフォトレジストマスキングを施したり、パターニング
する必要がある。その上に、スペーサを形成して、図１
０に示した配置を形成する。図９から図１０の構造を形
成する従来技術による方法は、以下のように進行する。
【００１８】フォトレジストが施され、パターニングさ
れてｎウエルをマスキングする。パンチスルーボロン
（ｐ型材料）注入をアレイおよび周辺領域のマスキング
しないｎチャネルトランジスタ領域のそれぞれに行う
（典型的な線量５×１０12atoms/cm2）。厚さ約1,000Å
の酸化物、例えば、ＴＥＯＳの正角層をウエハの上部に
施す。ついで、フォトレジストを再度施し、パターニン
グして、ｎウエルをマスキングする。ついで、リン（ｎ
型材料）を注入（典型的な線量５×１０15atoms/cm2）
して、ＬＤＤ領域１１を形成する。このフォトレジスト
は、除去し、酸化物層を施し、異方性エッチングしてス
ペーサ１３を形成する。フォトレジストを再度施し、パ
ターニングしてｎウエルをマスキングする。ヒ素（ｎ型
材料）を、ついで、注入し（典型的な線量５×１０15at
oms/cm2）、ｎ＋ソース領域およびドレイン領域１５を
形成する。このフォトレジストを除去し、その後再度施
し、パターニングしてｎウエル以外を全てマスキングす
る。ボロン（ｐ型材料）を、（典型的な線量５×１０15
atoms/cm 2で注入し、ソース領域およびドレイン領域１
７を形成し、ついで、フォトレジストを除去する。
れてｎウエルをマスキングする。パンチスルーボロン
（ｐ型材料）注入をアレイおよび周辺領域のマスキング
しないｎチャネルトランジスタ領域のそれぞれに行う
（典型的な線量５×１０12atoms/cm2）。厚さ約1,000Å
の酸化物、例えば、ＴＥＯＳの正角層をウエハの上部に
施す。ついで、フォトレジストを再度施し、パターニン
グして、ｎウエルをマスキングする。ついで、リン（ｎ
型材料）を注入（典型的な線量５×１０15atoms/cm2）
して、ＬＤＤ領域１１を形成する。このフォトレジスト
は、除去し、酸化物層を施し、異方性エッチングしてス
ペーサ１３を形成する。フォトレジストを再度施し、パ
ターニングしてｎウエルをマスキングする。ヒ素（ｎ型
材料）を、ついで、注入し（典型的な線量５×１０15at
oms/cm2）、ｎ＋ソース領域およびドレイン領域１５を
形成する。このフォトレジストを除去し、その後再度施
し、パターニングしてｎウエル以外を全てマスキングす
る。ボロン（ｐ型材料）を、（典型的な線量５×１０15
atoms/cm 2で注入し、ソース領域およびドレイン領域１
７を形成し、ついで、フォトレジストを除去する。
【００１９】こうして、プロセスが高度に複雑となり、
しかも数多くのフォトマスキングが必要となるので、ウ
エハ加工のコストおよび時間が多大となる。例えば、図
３の例では、上記注入の全てを上記プロセスによって効
果的に行うためには、６種のフォトマスキングが必要と
される。周辺ｎチャネルとは異なり、アレイトランジス
タのｎチャネル注入を最適化または改質することが望ま
しい場合には、少なくとも１種以上のフォトマスキング
が必要とされるであろう。
しかも数多くのフォトマスキングが必要となるので、ウ
エハ加工のコストおよび時間が多大となる。例えば、図
３の例では、上記注入の全てを上記プロセスによって効
果的に行うためには、６種のフォトマスキングが必要と
される。周辺ｎチャネルとは異なり、アレイトランジス
タのｎチャネル注入を最適化または改質することが望ま
しい場合には、少なくとも１種以上のフォトマスキング
が必要とされるであろう。
【００２０】
【発明が解決しようとする課題】したがって、本発明は
従来技術がもつ記述したような欠点を改良した方法を提
供することを目的とする。
従来技術がもつ記述したような欠点を改良した方法を提
供することを目的とする。
【００２１】
【課題を解決するための手段】上記課題は、本発明の一
特徴に従い、半導体ウエハを加工して、１次伝導型のフ
ローテイングゲートトランジスタを用いる不揮発性のメ
モリーデバイスを含むメモリーアレイと該アレイの周辺
領域とを形成する方法であって：半導体ウエハ上にフィ
ールド絶縁層およびゲート絶縁層を設けて、アレイに１
次伝導型不揮発性メモリーデバイスを形成しかつ該アレ
イの周辺領域に１次及び２次伝導型のＣＭＯＳトランジ
スタを形成するための前記アレイ領域と前記アレイ領域
の周辺領域との境界を定め；前記絶縁層の上部に伝導材
料の第１の層を設け；前記第１の伝導層の上部に前記ア
レイ内でフローテイングゲートトランジスタに使用する
誘電層を設け；前記アレイ中に前記誘電層および第１の
伝導材料を残すが、前記周辺領域から前記誘電層および
第１の伝導材料をエッチングし；前記ウエハの上部に前
記アレイの前記周辺領域と誘電層とを被覆する伝導材料
の第２の層を設け；前記周辺領域の前記１次および２次
の伝導型のＣＭＯＳトランジスタのそれぞれの伝導材料
をパターニングおよびエッチングするのとは別に、前記
アレイの伝導および誘電材料をパターニングおよびエッ
チングし； ａ）前記アレイの伝導材料および誘電材料、およびｂ）
前記周辺領域の２次伝導型ＣＭＯＳトランジスタの伝導
材料のそれぞれのパターニングおよびエッチングとは別
に、前記周辺領域の１次伝導型ＣＭＯＳトランジスタの
伝導材料をパターニングおよびエッチングし；さらに、 ａ）前記アレイの伝導材料および誘電材料、およびｂ）
前記周辺領域の１次伝導型ＣＭＯＳトランジスタの伝導
材料のそれぞれをパターニングおよびエッチングするの
とは別に、前記周辺領域の２次伝導型ＣＭＯＳトランジ
スタの伝導材料をパターニングおよびエッチングする； 各工程を含む前記方法によって解決される。
特徴に従い、半導体ウエハを加工して、１次伝導型のフ
ローテイングゲートトランジスタを用いる不揮発性のメ
モリーデバイスを含むメモリーアレイと該アレイの周辺
領域とを形成する方法であって：半導体ウエハ上にフィ
ールド絶縁層およびゲート絶縁層を設けて、アレイに１
次伝導型不揮発性メモリーデバイスを形成しかつ該アレ
イの周辺領域に１次及び２次伝導型のＣＭＯＳトランジ
スタを形成するための前記アレイ領域と前記アレイ領域
の周辺領域との境界を定め；前記絶縁層の上部に伝導材
料の第１の層を設け；前記第１の伝導層の上部に前記ア
レイ内でフローテイングゲートトランジスタに使用する
誘電層を設け；前記アレイ中に前記誘電層および第１の
伝導材料を残すが、前記周辺領域から前記誘電層および
第１の伝導材料をエッチングし；前記ウエハの上部に前
記アレイの前記周辺領域と誘電層とを被覆する伝導材料
の第２の層を設け；前記周辺領域の前記１次および２次
の伝導型のＣＭＯＳトランジスタのそれぞれの伝導材料
をパターニングおよびエッチングするのとは別に、前記
アレイの伝導および誘電材料をパターニングおよびエッ
チングし； ａ）前記アレイの伝導材料および誘電材料、およびｂ）
前記周辺領域の２次伝導型ＣＭＯＳトランジスタの伝導
材料のそれぞれのパターニングおよびエッチングとは別
に、前記周辺領域の１次伝導型ＣＭＯＳトランジスタの
伝導材料をパターニングおよびエッチングし；さらに、 ａ）前記アレイの伝導材料および誘電材料、およびｂ）
前記周辺領域の１次伝導型ＣＭＯＳトランジスタの伝導
材料のそれぞれをパターニングおよびエッチングするの
とは別に、前記周辺領域の２次伝導型ＣＭＯＳトランジ
スタの伝導材料をパターニングおよびエッチングする； 各工程を含む前記方法によって解決される。
【００２２】以下図面を参照しながら、本発明の好まし
い実施態様について記載する。
い実施態様について記載する。
【００２３】
【実施例】図１１〜図１６を参照しながら、本発明の好
ましい実施態様について説明する。図１１は、従来技術
の項で上述した、従来法の図７および図８によって示さ
れる加工工程に続く加工工程におけるウエハを示すもの
である。こうしたウエハは、図１１およびそれ以降の図
面でウエハ１０ａとして示す。図１１〜図１６における
残りの番号は、図１〜図８における図示と共通で、その
まま残したものである。アレイ領域１２内に１次伝導型
の不揮発性メモリーデバイスが形成され、周辺領域１４
は１次および２次伝導型のＣＭＯＳトランジスタが形成
される。さらに説明を続けるために、１次および２次伝
導型ＣＭＯＳトランジスタは、それぞれ第１および第２
の周辺領域４２および４３に形成されるものとする。し
たがって、周辺領域１４は、第１および第２の周辺領域
４２および４４に分割される。
ましい実施態様について説明する。図１１は、従来技術
の項で上述した、従来法の図７および図８によって示さ
れる加工工程に続く加工工程におけるウエハを示すもの
である。こうしたウエハは、図１１およびそれ以降の図
面でウエハ１０ａとして示す。図１１〜図１６における
残りの番号は、図１〜図８における図示と共通で、その
まま残したものである。アレイ領域１２内に１次伝導型
の不揮発性メモリーデバイスが形成され、周辺領域１４
は１次および２次伝導型のＣＭＯＳトランジスタが形成
される。さらに説明を続けるために、１次および２次伝
導型ＣＭＯＳトランジスタは、それぞれ第１および第２
の周辺領域４２および４３に形成されるものとする。し
たがって、周辺領域１４は、第１および第２の周辺領域
４２および４４に分割される。
【００２４】アレイ１２がパターニングおよびエッチン
グされ、ポリシリコンおよびＷＳｉx層３２および３４
がそれぞれ周辺領域１４を被覆して、任意のパンチスル
ーまたはその他の１次ドーピングを、ゲート領域３６お
よび３８に隣接するアレイの露出領域に行う。このよう
にすると、図示したように、ハロ領域４９を形成する。
パンチスルードーパントの例としては、線量５×１０12
artoms/cm2で注入されたボロンがある。こうしたドーピ
ング中、周辺領域１４の伝導性ポリ３２の第２の層は、
注入されないように周辺領域１４をマスキングする。Ｗ
Ｓｉx層３４およびポリ層３２は、こうした１次ドーピ
ング中、フォトレジストを全く必要とせずとも、周辺領
域１４を効果的にマスキングする。しかしながら、ハロ
注入は、領域１４を被覆しつつ、線３６および３８を形
成するのに使用されるマスキングを取り除くのに先立っ
て行うこともできる。この点におけるアレイ領域のｎチ
ャネルトランジスタ注入（implant）は、周辺領域１４
をマスキングする層３４および３２により、周辺領域ｎ
チャネルトランジスタに対応して最適化することができ
るし、あるいは最適化される。
グされ、ポリシリコンおよびＷＳｉx層３２および３４
がそれぞれ周辺領域１４を被覆して、任意のパンチスル
ーまたはその他の１次ドーピングを、ゲート領域３６お
よび３８に隣接するアレイの露出領域に行う。このよう
にすると、図示したように、ハロ領域４９を形成する。
パンチスルードーパントの例としては、線量５×１０12
artoms/cm2で注入されたボロンがある。こうしたドーピ
ング中、周辺領域１４の伝導性ポリ３２の第２の層は、
注入されないように周辺領域１４をマスキングする。Ｗ
Ｓｉx層３４およびポリ層３２は、こうした１次ドーピ
ング中、フォトレジストを全く必要とせずとも、周辺領
域１４を効果的にマスキングする。しかしながら、ハロ
注入は、領域１４を被覆しつつ、線３６および３８を形
成するのに使用されるマスキングを取り除くのに先立っ
て行うこともできる。この点におけるアレイ領域のｎチ
ャネルトランジスタ注入（implant）は、周辺領域１４
をマスキングする層３４および３２により、周辺領域ｎ
チャネルトランジスタに対応して最適化することができ
るし、あるいは最適化される。
【００２５】図１２を参照すると、フォトレジスト４６
の層が施され、図示したように、パターニングされて、
第１の周辺領域４２内にＭＯＳトランジスタを形成する
ための領域を画定しつつ、アレイ１２および第２の周辺
領域４４を被覆する。
の層が施され、図示したように、パターニングされて、
第１の周辺領域４２内にＭＯＳトランジスタを形成する
ための領域を画定しつつ、アレイ１２および第２の周辺
領域４４を被覆する。
【００２６】図１３を参照すると、ウエハは、エッチン
グされ、第１の周辺領域４２内に所望のトランジスタゲ
ート４８および５０を形成する。この時、周辺領域ｎウ
エルトランジスタは、従来技術とは異なり、パターニン
グもエッチングも受けないことに留意すべきである。こ
の段階で、任意のパンチスルーまたはその他のドーピン
グを行うと、図示したように、ハロまたはその他の領域
５１が形成する。第２の周辺領域４４中のポリシリコン
３２およびＷＳｉx３４は、上層のフォトレジスト４６
に沿って、こうした注入から第２の周辺領域をマスキン
グする。同様にして、フォトレジスト４６は、アレイ領
域１２をマスキングする。領域５１を形成させるための
注入は、領域４９が形成するかどうかによらないし、領
域４９の注入線量には依存しないことに留意すべきであ
る。
グされ、第１の周辺領域４２内に所望のトランジスタゲ
ート４８および５０を形成する。この時、周辺領域ｎウ
エルトランジスタは、従来技術とは異なり、パターニン
グもエッチングも受けないことに留意すべきである。こ
の段階で、任意のパンチスルーまたはその他のドーピン
グを行うと、図示したように、ハロまたはその他の領域
５１が形成する。第２の周辺領域４４中のポリシリコン
３２およびＷＳｉx３４は、上層のフォトレジスト４６
に沿って、こうした注入から第２の周辺領域をマスキン
グする。同様にして、フォトレジスト４６は、アレイ領
域１２をマスキングする。領域５１を形成させるための
注入は、領域４９が形成するかどうかによらないし、領
域４９の注入線量には依存しないことに留意すべきであ
る。
【００２７】図１４を参照すると、フォトレジストは除
去され、ＴＥＯＳの1,000Åの薄層が施され、先に注入
されたボロンハロを分離して、リンの注入を可能とす
る。図における層６１の厚さは、明瞭にするために過大
視されている、この段階で、アレイ１２および第１の周
辺領域４２の露出領域の１次同時ドーピングは、第２の
伝導層が第２の周辺領域４４をフォトレジストを使用す
ることなくマスキングしつつ、行われる。１次同時ドー
ピングを行うと、ＬＤＤ領域６３が形成される。典型的
な線量は、リンの５×１０13atoms/cm2である。領域４
９および５１は、もはや図１４および以降の図には明瞭
には示さない。
去され、ＴＥＯＳの1,000Åの薄層が施され、先に注入
されたボロンハロを分離して、リンの注入を可能とす
る。図における層６１の厚さは、明瞭にするために過大
視されている、この段階で、アレイ１２および第１の周
辺領域４２の露出領域の１次同時ドーピングは、第２の
伝導層が第２の周辺領域４４をフォトレジストを使用す
ることなくマスキングしつつ、行われる。１次同時ドー
ピングを行うと、ＬＤＤ領域６３が形成される。典型的
な線量は、リンの５×１０13atoms/cm2である。領域４
９および５１は、もはや図１４および以降の図には明瞭
には示さない。
【００２８】図１５を参照すると、酸化物の層が施さ
れ、異方性エッチングされ、残りの材料６１と組合わさ
れてスペーサ６５が形成されている。スペーサ６５は、
それらベースとして約2,000〜4,000Åの幅を有する。層
６１は、図１５およびそれ以降の図には明瞭に示してい
ない。しかる後、重く２次同時ドーピングを行い、図示
したように、ソースとドレインｎ＋領域６７を形成す
る。典型的な線量は、５×１０15atoms/cm2のヒ素であ
る。
れ、異方性エッチングされ、残りの材料６１と組合わさ
れてスペーサ６５が形成されている。スペーサ６５は、
それらベースとして約2,000〜4,000Åの幅を有する。層
６１は、図１５およびそれ以降の図には明瞭に示してい
ない。しかる後、重く２次同時ドーピングを行い、図示
したように、ソースとドレインｎ＋領域６７を形成す
る。典型的な線量は、５×１０15atoms/cm2のヒ素であ
る。
【００２９】図１６を参照すると、フォトレジストの層
５２が施され、これを図示したように、パターニングお
よびエッチングして、ｎウエル１８内の２次伝導型ＣＭ
ＯＳトランジスタ用の第２の周辺領域トランジスタゲー
ト５４および５６が形成される。エッチングを行ってゲ
ート５４および５６に比べわずかに突き出したフォトレ
ジスト５２を形成する。フォトレジストマスク５２を定
位置に設けて、２次伝導型（ｐ型）注入（典型的にはボ
ロン）をｎウエル１８に行うと、ｐチャネル活性領域５
３が生じる。突き出し部ぶうは、注入されたボロンをゲ
ートから所望の距離離隔する。線量の例は、ボロンで、
５×１０15atoms/cm2である。フォトレジスト層５２
は、ドーピング中、アレイ１２および第１の周辺領域４
２をマスキングする。
５２が施され、これを図示したように、パターニングお
よびエッチングして、ｎウエル１８内の２次伝導型ＣＭ
ＯＳトランジスタ用の第２の周辺領域トランジスタゲー
ト５４および５６が形成される。エッチングを行ってゲ
ート５４および５６に比べわずかに突き出したフォトレ
ジスト５２を形成する。フォトレジストマスク５２を定
位置に設けて、２次伝導型（ｐ型）注入（典型的にはボ
ロン）をｎウエル１８に行うと、ｐチャネル活性領域５
３が生じる。突き出し部ぶうは、注入されたボロンをゲ
ートから所望の距離離隔する。線量の例は、ボロンで、
５×１０15atoms/cm2である。フォトレジスト層５２
は、ドーピング中、アレイ１２および第１の周辺領域４
２をマスキングする。
【００３０】本発明は、例えば、ＣＭＯＳプロセスを簡
略化し、さらに複雑な工程によらずとも、注入の最適化
を可能とするなど、従来技術を著しく改良するものであ
る。例えば、従来技術においては、従来技術の項で記載
したように、６個のフォトマスキングを必要とした。し
かし、上記本発明の好ましい実施態様に従えば、フォト
マスキングの数が３個に減り（図１１で加工し、図１２
および図１６に続く）、そればかりでなく、アレイおよ
び周辺領域のｎチャネルの注入が相互に最適化される。
従来技術では、こうした領域の最適化には、もう一つの
フォトマスキング工程を必要とするから、総数で７個の
フォトマスキングを必要とする。
略化し、さらに複雑な工程によらずとも、注入の最適化
を可能とするなど、従来技術を著しく改良するものであ
る。例えば、従来技術においては、従来技術の項で記載
したように、６個のフォトマスキングを必要とした。し
かし、上記本発明の好ましい実施態様に従えば、フォト
マスキングの数が３個に減り（図１１で加工し、図１２
および図１６に続く）、そればかりでなく、アレイおよ
び周辺領域のｎチャネルの注入が相互に最適化される。
従来技術では、こうした領域の最適化には、もう一つの
フォトマスキング工程を必要とするから、総数で７個の
フォトマスキングを必要とする。
【００３１】アレイのメモリーセルは、好ましくは、Ｅ
ＰＲＯＭまたはＥＥＰＲＯＭセルを含む。
ＰＲＯＭまたはＥＥＰＲＯＭセルを含む。
【００３２】上記好ましい実施態様は、アレイ領域１
２、第１の周辺領域４２および第２の周辺領域４４のそ
れぞれを別個にパターニングして行ってもよい。すなわ
ち、アレイ領域をパターニングおよびエッチングし、つ
いで、第１の周辺領域４２をパターニングおよびエッチ
ングし、しかる後、第２の周辺領域４４をパターニング
およびエッチングしてもよい。このような別々のパター
ニングおよびエッチングを逐次行っても、本発明の技術
思想から逸脱するものではない。例えば、まず、第２の
周辺領域４４をマスキングしてエッチングし、続いて、
第１の周辺領域４２を別個にパターニングおよびエッチ
ングし、最後にアレイをパターニングおよびエッチング
することもできる。本発明に従えば、３つの領域は、い
かなる順序であっても、別個にパターニングおよびエッ
チングすることができるが、アレイのパターニングおよ
びエッチングは、上記詳細に記載した工程で行うのが好
ましい。形成されるトランジスタには同一の導電型の不
純物を用いるので、順序に関係なくアレイ１２および第
１の周辺領域４２は連続してパターニングされる。この
ことは、上記したように、こうした領域の別個のドーピ
ング工程を可能とし、こうした領域に、同一工程で、１
次伝導型の不純物をドープすることを可能とする。
２、第１の周辺領域４２および第２の周辺領域４４のそ
れぞれを別個にパターニングして行ってもよい。すなわ
ち、アレイ領域をパターニングおよびエッチングし、つ
いで、第１の周辺領域４２をパターニングおよびエッチ
ングし、しかる後、第２の周辺領域４４をパターニング
およびエッチングしてもよい。このような別々のパター
ニングおよびエッチングを逐次行っても、本発明の技術
思想から逸脱するものではない。例えば、まず、第２の
周辺領域４４をマスキングしてエッチングし、続いて、
第１の周辺領域４２を別個にパターニングおよびエッチ
ングし、最後にアレイをパターニングおよびエッチング
することもできる。本発明に従えば、３つの領域は、い
かなる順序であっても、別個にパターニングおよびエッ
チングすることができるが、アレイのパターニングおよ
びエッチングは、上記詳細に記載した工程で行うのが好
ましい。形成されるトランジスタには同一の導電型の不
純物を用いるので、順序に関係なくアレイ１２および第
１の周辺領域４２は連続してパターニングされる。この
ことは、上記したように、こうした領域の別個のドーピ
ング工程を可能とし、こうした領域に、同一工程で、１
次伝導型の不純物をドープすることを可能とする。
【００３３】本明細書は、法律に従い、本発明について
記載したが、構造的および方法的特徴において用語上多
少とも特殊な点がある。しかしながら、本発明は、図示
し、また記載した特殊な特徴に限定されるものではな
い。何故ならば、本明細書中に開示した手段は、本発明
を効果あらしめるために、その好ましい形態で記載した
からである。したがって、本発明は、特許請求の範囲に
記載した範囲でその種々の形態への変更および変形が可
能であることはいうまでもない。
記載したが、構造的および方法的特徴において用語上多
少とも特殊な点がある。しかしながら、本発明は、図示
し、また記載した特殊な特徴に限定されるものではな
い。何故ならば、本明細書中に開示した手段は、本発明
を効果あらしめるために、その好ましい形態で記載した
からである。したがって、本発明は、特許請求の範囲に
記載した範囲でその種々の形態への変更および変形が可
能であることはいうまでもない。
【図１】従来技術の方法に従い加工した半導体ウエハフ
ラグメントの上面図である。
ラグメントの上面図である。
【図２】図１の線２−２に沿った図１の拡大断面図であ
る。
る。
【図３】図１および図２に図示した加工工程に続く加工
工程において加工された図１のウエハフラグメントの上
面図である。
工程において加工された図１のウエハフラグメントの上
面図である。
【図４】図３の線４−４に沿った図３の拡大断面図であ
る。
る。
【図５】図３および図４に図示した加工工程に続く加工
工程において加工された図１に図示したウエハフラグメ
ントの上面図である。
工程において加工された図１に図示したウエハフラグメ
ントの上面図である。
【図６】図５の線６−６に沿った図３Ａの拡大断面図で
ある。
ある。
【図７】図５に図示した加工工程に続く加工工程におい
て加工された図１のウエハフラグメントの上面図であ
る。
て加工された図１のウエハフラグメントの上面図であ
る。
【図８】図７の線８−８に沿った拡大断面図である。
【図９】位置的に図２の断面に対応する、図８に図示し
た加工工程に続く加工工程において加工された図１のウ
エハの断面図である。
た加工工程に続く加工工程において加工された図１のウ
エハの断面図である。
【図１０】位置的に図２の断面に対応する、図９で図示
した加工工程に続く加工工程において加工された図１の
ウエハの断面図である。
した加工工程に続く加工工程において加工された図１の
ウエハの断面図である。
【図１１】本発明に従い加工される半導体ウエハの断面
図であり、従来技術による図７および図８に図示した加
工工程に続く加工工程を示す。
図であり、従来技術による図７および図８に図示した加
工工程に続く加工工程を示す。
【図１２】図１１に図示した加工工程に続く加工工程に
おいて加工された図１１のウエハの断面図である。
おいて加工された図１１のウエハの断面図である。
【図１３】図１２に図示した加工工程に続く加工工程に
おいて加工された図１１のウエハの断面図である。
おいて加工された図１１のウエハの断面図である。
【図１４】図１３に図示した加工工程に続く加工工程に
おいて加工された図１１のウエハの断面図である。
おいて加工された図１１のウエハの断面図である。
【図１５】図１４に図示した加工工程に続く加工工程に
おいて加工された図１１のウエハの断面図である。
おいて加工された図１１のウエハの断面図である。
【図１６】図１５に図示した加工工程に続く加工工程に
おいて加工された図１１ウエハの断面図である。
おいて加工された図１１ウエハの断面図である。
１０ａ ウエハ １２ アレイ領域 １４ 周辺領域 ３２ ポリシリコン層 ３４ ＷＳｉx層 ３６ ゲート領域 ３８ ゲート領域 ４２ 第１の周辺領域 ４４ 第２の周辺領域 ４６ フォトレジスト ４８ トランジスタゲート ５０ トランジスタゲート ５２ フォトレジスト ５４ トランジスタゲート ５６ トランジスタゲート ６３ ＬＤＤ領域 ６５ スペーサ
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 8728−4Ｍ Ｈ０１Ｌ 27/10 ４３４ 29/78 ３７１
Claims (25)
- 【請求項１】 半導体ウエハを加工して、１次伝導型の
フローテイングゲートトランジスタを用いる不揮発性の
メモリーデバイスを含むメモリーアレイと、１次および
２次伝導型のＣＭＯＳトランジスタを含む周辺領域とを
形成する方法であって：半導体ウエハ上にフィールド絶
縁層およびゲート絶縁層を設けて、アレイ領域に１次伝
導型不揮発性メモリーデバイスを形成しかつ前記アレイ
領域の周辺領域に１次および２次伝導型のＣＭＯＳトラ
ンジスタを形成するための前記アレイ領域と前記周辺領
域との境界を定め；前記絶縁層の上部に伝導材料の第１
の層を設け；前記第１の伝導層の上部に前記アレイ内で
フローテイングゲートトランジスタに使用する誘電層を
設け；前記アレイ中には誘電層および第１の伝導材料を
残すが、前記周辺領域から前記誘電層および第１の伝導
材料をエッチングし；前記ウエハの上部に前記アレイの
前記周辺領域と誘電層を被覆する伝導材料の第２の層を
設け；前記周辺領域の前記１次および２次伝導型のＣＭ
ＯＳトランジスタのそれぞれの伝導材料をパターニング
およびエッチングするのとは別に、前記アレイの伝導材
料および誘電材料をパターニングおよびエッチングし； ａ）前記アレイの伝導材料および誘電材料、およびｂ）
前記周辺領域の２次伝導型ＣＭＯＳトランジスタの伝導
材料をそれぞれパターニングおよびエッチングするのと
は別に、前記周辺領域の１次伝導型ＣＭＯＳトランジス
タの伝導材料をパターニングおよびエッチングし；さら
に、 ａ）前記アレイの伝導材料および誘電材料、およびｂ）
前記周辺領域の１次伝導型ＣＭＯＳトランジスタの伝導
材料をそれぞれパターニングおよびエッチングするのと
は別に、前記周辺領域の２次伝導型ＣＭＯＳ材料をパタ
ーニングおよびエッチングする； 各工程を含む前記方法。 - 【請求項２】 前記伝導材料が、非局在的に伝導性を示
すドープされたポリシリコンである請求項１記載の半導
体ウエハの加工方法。 - 【請求項３】 前記１項１記載の半導体ウエハの加工方
法。 - 【請求項４】 前記周辺領域の１次および２次伝導型Ｃ
ＭＯＳトランジスタのそれぞれのパターニングおよびエ
ッチングに先立ち、前記アレイをパターニングおよびエ
ッチングすることを含む請求項１記載の半導体ウエハの
加工方法。 - 【請求項５】 前記アレイのパターニングおよびエッチ
ングを完了するのに先立ち、前記周辺領域の前記１次お
よび２次伝導型ＣＭＯＳトランジスタの少なくとも一つ
をパターニングおよびエッチングすることを含む請求項
１記載の半導体ウエハの加工方法。 - 【請求項６】 前記周辺領域の２次伝導型トランジスタ
のパターニングおよびエッチングに先立ち、前記アレイ
および周辺領域の１次伝導型トランジスタのそれぞれを
パターニングおよびエッチングすることを含む請求項１
記載の半導体ウエハの加工方法。 - 【請求項７】 前記アレイが、ＥＰＲＯＭおよびＥＥＰ
ＲＯＭからなる群から選択されるメモリーセルを含む請
求項１記載の半導体ウエハの加工方法。 - 【請求項８】 前記伝導材料が、非局在的に伝導性を示
すドープされたポリシリコンであり、前記１次伝導型が
ｎであり、前記２次伝導型がｐである請求項１記載の半
導体ウエハの加工方法。 - 【請求項９】 前記周辺領域の前記１次および２次伝導
型ＣＭＯＳトランジスタのそれぞれのパターニングおよ
びエッチングに先立ち、前記アレイをパターニングおよ
びエッチングすることからなる請求項８記載の半導体ウ
エハの加工方法。 - 【請求項１０】 前記周辺領域の２次伝導型トランジス
タのパターニングおよびエッチングに先立ち、前記アレ
イおよび周辺領域の１次伝導型トランジスタのそれぞれ
をパターニングおよびエッチングすることからなる請求
項８記載の半導体ウエハの加工方法。 - 【請求項１１】 フォトレジストを使用することなく前
記第２の周辺領域をマスキングしながら、前記アレイお
よび第１の周辺領域の露出領域に対して１次伝導型材料
を用いて同一工程で第２次の同時ドーピングを行うこと
を更に含む請求項１記載の半導体ウエハの加工方法。 - 【請求項１２】 半導体ウエハを加工して、１次伝導型
のフローテイングゲートトランジスタを用いる不揮発性
のメモリーデバイスを含むメモリーアレイと、１次およ
び２次伝導型ＣＭＯＳトランジスタを含む周辺領域とを
形成する方法であって：半導体ウエハ上にフィルド絶縁
層およびゲート絶縁層を設けて、アレイに一次伝導型の
不揮発性メモリーデバイスを形成しかつ前記アレイ領域
の周辺領域のうちの第１の周辺領域に一次伝導型のＣＭ
ＯＳトランジスタを第２の周辺領域に二次伝導型のＣＭ
ＯＳトランジスタを形成するための前記アレイ領域と前
記周辺領域との境界を定め；前記絶縁層上に伝導材料の
第１の層を設け；前記第１の伝導層の上に前記アレイ内
でフローテイングゲートトランジスタに用いられる誘電
層を設け；前記アレイ中には誘電層および第１の伝導材
料を残すが、前記周辺領域から前記誘電層および第１の
伝導材料をエッチングし；前記誘電層および第１の伝導
材料を前記周辺領域からエッチングした後、前記ウエハ
上に前記アレイの前記周辺領域と誘電層とを被覆する伝
導材料の第２の層を設け；前記アレイの第１の伝導層、
第２の伝導層および誘電層ならびに前記周辺領域の第２
の伝導層をパターニングおよびエッチングして、アレイ
中にフローテイングゲートトランジスタのゲート領域を
形成しかつその周辺領域を被覆し；前記周辺領域中の第
２の伝導層をパターニングおよびエッチングして、前記
第１の周辺領域に前記１次伝導型のＣＭＯＳトランジス
タ用のトランジスタゲートを形成し、前記第２の周辺領
域を被覆し；前記アレイをパターニングおよびエッチン
グしてフローテイングゲートトランジスタを形成し、前
記周辺領域をパターニングおよびエッチングして前記一
次伝導型のＣＭＯＳトランジスタ用のトランジスタゲー
トを形成した後に、前記第２の周辺領域とアレイ領域又
は前記第１の周辺領域の一方をマスキングしながら前記
アレイ領域又は前記第１の周辺領域の残りの他方の露出
領域に第１のドーピングを行い；前記一次ドーピングの
後に、前記第２の周辺領域をフォトレジストを使用する
ことなく前記第２の伝導層を用いてマスキングし、それ
と同一工程にて、前記アレイおよび第１の周辺領域の露
出領域を１次伝導型の材料で同時にドーピングし；前記
アレイおよび第１の周辺領域をパターニングした後、前
記第２の周辺領域の前記第２の伝導層をパターニングお
よびエッチングして、前記第２の周辺領域に前記２次伝
導型のＣＭＯＳトランジスタ用トランジスタゲートを形
成し；さらに、前記第２の周辺領域をパターニングおよ
びエッチングした後、前記アレイおよび前記第１の周辺
領域をマスキングしながら、前記第２の周辺領域の露出
領域に、２次伝導型の材料をドーピングする；各工程を
含む前記方法。 - 【請求項１３】 前記第１の周辺領域をパターニングお
よびエッチングして１次伝導型ＣＭＯＳトランジスタを
形成するのに先立って前記アレイをパターニングおよび
エッチングしてフローテイングゲートトランジスタを形
成することを含み、かつ、第１のドーピングは前記アレ
イの露出領域に対して行う、請求項１２記載の半導体ウ
エハの加工方法。 - 【請求項１４】 前記アレイをパターニングおよびエッ
チングしてフローテイングゲートトランジスタを形成す
るに先立って前記第１の周辺領域をパターニングおよび
エッチングして前記１次伝導型のＣＭＯＳトランジスタ
を形成し、かつ、前記一次ドーピングは前記第１の周辺
領域の露出領域に対して行う、請求項１２記載の半導体
ウエハの加工方法。 - 【請求項１５】 前記伝導材料が非局在的に伝導性を示
すドープされたポリシリコンである請求項１２記載の半
導体ウエハの加工方法。 - 【請求項１６】 前記１次伝導型がｎであり、前記２次
伝導型がｐである請求項１２記載の半導体ウエハの加工
方法。 - 【請求項１７】 前記伝導材料が、非局在的に伝導性を
示すドープされたポリシリコンであり、前記１次伝導型
がｎであり、前記２次伝導型がｐである請求項１２記載
の半導体ウエハの加工方法。 - 【請求項１８】 フォトレジストを使用することなく前
記第２の周辺領域をマスキングしながら、前記アレイ及
び第１の周辺領域の露出領域に対して１次伝導型の材料
を用いて同一の工程で同時に二次ドーピングを行うこと
を更に含む請求項１２記載の半導体ウエハの加工方法。 - 【請求項１９】 半導体ウエハを加工して、１次伝導型
のフローテイングゲートトランジスタを用いる不揮発性
のメモリーデバイスを含むメモリーアレイと、１次およ
び２次伝導型のＣＭＯＳトランジスタを含む周辺領域と
を形成する方法であって：半導体ウエハ上にフィールド
絶縁層およびゲート絶縁層を設けて、アレイに一次伝導
型の不揮発性メモリーデバイスを形成しかつ前記アレイ
の周辺領域の第１の周辺領域に一次伝導型ＣＭＯＳトラ
ンジスタを第２の周辺領域に二次伝導型ＣＭＯＳトラン
ジスタを形成するための前記アレイと前記周辺領域との
境界を定め；前記絶縁層の上部に伝導材料の第１の層を
設け；前記第１の伝導層の上部にアレイ内でフローテイ
ングゲートトランジスタに用いられる誘電層を設け；前
記アレイ中に前記誘電層と第１の伝導材料を残すが、前
記周辺領域から前記誘電層および第１の伝導材料をエッ
チングし；前記周辺領域から前記誘電層および１次伝導
材料をエッチングした後、前記ウエハの上部に、前記ア
レイの前記周辺領域および誘電層を被覆する伝導材料の
第２の層を設け；前記アレイ中の第１、第２の伝導層お
よび誘電層ならびに前記周辺領域の第２の伝導層をパタ
ーニングおよびエッチングして前記周辺２次伝導型のＣ
ＭＯＳトランジスタ用トランジスタゲートを形成し、前
記アレイおよび第１の周辺領域を被覆し；前記アレイお
よび第１の周辺領域が１次ドーピング中に注入を受けな
いように前記アレイの伝導材料の第２層および第１の周
辺領域でマスキングしながら、前記第２の周辺領域の露
出領域を２次伝導型材料で一次ドーピングし；前記第２
の周辺領域をドーピングした後、前記周辺領域の第２の
伝導層をパターニングおよびエッチングして、前記第１
の周辺領域に１次伝導型のＣＭＯＳトランジスタ用のト
ランジスタゲートを形成し、かつ前記アレイを被覆し；
前記第２の周辺領域をドーピングした後、前記アレイの
第１、第２の伝導層および誘電層をパターニングおよび
エッチングして、フローテイングトランジスタのゲート
領域を形成し；前記第２の周辺領域をドーピングし、前
記アレイまたは第１の周辺領域の一方のみをパターニン
グおよびエッチングした後、前記第２の周辺領域および
前記アレイまたは第１の周辺領域の一方をマスキング
し、前記アレイまたは第１の周辺領域の一方の露出領域
を１次伝導型材料で二次ドーピングを行い、このとき前
記アレイ又は第１の周辺領域の一方のマスキングはフォ
トレジストを使用することなくパターニングされていな
い第２の伝導層によって行われており；さらに、前記一
次および二次ドーピング後、前記第２の周辺領域をマス
キングしながら、前記アレイおよび第１の周辺領域の露
出領域に対して１次伝導型の材料を用いて同時にドーピ
ングする；各工程を含む加工方法。 - 【請求項２０】 前記第１の周辺領域をパターニングお
よびエッチングして１次伝導型のＣＭＯＳトランジスタ
を形成するに先立って、前記アレイをパターニングおよ
びエッチングして、フローテイングゲートトランジスタ
を形成することを含み、かつ、前記１次ドーピングは前
記アレイの露出領域に対して行う、請求項１９記載の半
導体ウエハの加工方法。 - 【請求項２１】 前記アレイをパターニングおよびエッ
チングして前記フローテイングゲートトランジスタを形
成するに先立って、前記第１の周辺領域をパターニング
およびエッチングして１次伝導型のＣＭＯＳトランジス
タを形成することを含み、かつ、前記１次ドーピングは
前記第１の周辺領域の露出領域に対して行う、請求項１
９記載の半導体ウエハの加工方法。 - 【請求項２２】 前記伝導材料が、非局在的に伝導性を
示すドープされたポリシリコンである請求項１９記載の
半導体ウエハの加工方法。 - 【請求項２３】 前記１次伝導型がｎであり、前記２次
伝導型がｐである請求項１９記載の半導体ウエハの加工
方法。 - 【請求項２４】 前記伝導材料が非局在的に伝導性を示
すポリシリコンであり、前記１次伝導型がｎであり、前
記２次伝導型がｐである請求項１９記載の半導体ウエハ
の加工方法。 - 【請求項２５】 前記第２の周辺領域をフォトレジスト
を使用することなくマスキングしながら、前記アレイお
よび第１の周辺領域の露出領域を１次伝導型材料を用い
て同一工程で同時に２次ドーピングを行うことを更に含
む、請求項１９記載の半導体ウエハの加工方法。
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ID=25106382
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Country Status (3)
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