JPH05218355A - Ｍｉｓ型半導体装置及びその製造方法 - Google Patents
Ｍｉｓ型半導体装置及びその製造方法Info
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- JPH05218355A JPH05218355A JP4020215A JP2021592A JPH05218355A JP H05218355 A JPH05218355 A JP H05218355A JP 4020215 A JP4020215 A JP 4020215A JP 2021592 A JP2021592 A JP 2021592A JP H05218355 A JPH05218355 A JP H05218355A
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Landscapes
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Abstract
(57)【要約】
【目的】 ＭＩＳ型半導体装置に於て、チャネル領域に
窒素等の不純物を導入させることにより不揮発性メモリ
ーを構成する。 【構成】 ＭＩＳ型トランジスタの形成工程に於て、そ
のチャネル領域に窒素などのイオンを注入させることに
よってチャネルのコンダクタンスを選択的に変化させ
せ、トランジスタの駆動能力を変化させることによっ
て、不揮発性メモリーを構成するものである。
窒素等の不純物を導入させることにより不揮発性メモリ
ーを構成する。 【構成】 ＭＩＳ型トランジスタの形成工程に於て、そ
のチャネル領域に窒素などのイオンを注入させることに
よってチャネルのコンダクタンスを選択的に変化させ
せ、トランジスタの駆動能力を変化させることによっ
て、不揮発性メモリーを構成するものである。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＩＳ型半導体装置の
製造方法に関するものである。
製造方法に関するものである。
【０００２】特に、不揮発性記憶機能を有する半導体集
積回路装置に関するものである。
積回路装置に関するものである。
【０００３】
【従来の技術】不揮発性記憶機能を有する半導体装置の
一つににマスクＲＯＭがある。このマスクＲＯＭは、通
常ＭＩＳＦＥＴでメモリーセルを構成しており、メモリ
ーセルの”０”、”１”の情報は、、情報書き込み工程
でＭＩＳＦＥＴのいわゆるオン電流値（ＭＩＳトランジ
スタで、ソース、ドレイン、ゲート、サブストレートに
印加する電圧を一定に保ったとき、ドレインに流れる電
流値）を変化させることで得られる。
一つににマスクＲＯＭがある。このマスクＲＯＭは、通
常ＭＩＳＦＥＴでメモリーセルを構成しており、メモリ
ーセルの”０”、”１”の情報は、、情報書き込み工程
でＭＩＳＦＥＴのいわゆるオン電流値（ＭＩＳトランジ
スタで、ソース、ドレイン、ゲート、サブストレートに
印加する電圧を一定に保ったとき、ドレインに流れる電
流値）を変化させることで得られる。
【０００４】従来のＭＩＳ型半導体装置を、ＭＯＳ型半
導体装置の製造方法を一例に取り概略を示す。（図２） まず、例えばＰ型半導体基板１００上に第１のオン電流
値を有するＮ型ＭＩＳ電界効果トランジスタ（ＦＥＴ）
１０１を形成する。この後、このＭＩＳＦＥＴを覆う層
間絶縁膜１０２を形成する。（図２（ａ））次に情報が
書き込まれるＭＩＳＦＥＴのチャネル領域上が開口され
たフォトレジストパターン１０３を形成する。ついでこ
のフォトレジストをマスクにして、前記層間絶縁膜１０
２及びゲート電極１０４を通してチャネル形成領域１０
５に不純物（例えばほう素）１１５を導入する。（図２
（ｂ）） この後、８００℃にて窒素ガス中でアニールすることに
よって注入した不純物を電気的に活性化させる、この不
純物の導入で追加不純物の導入を行わなかった第１のオ
ン電流値と、前記イオン注入を行った第２のオン電流値
を有するＭＩＳＦＥＴ１０６が形成され、情報書き込み
工程が行なわれる。次に、ＭＩＳＦＥＴに接続するデー
タ線及びソース線等の配線層１０７を形成する。最後に
表面保護膜１０８を形成することでマスクＲＯＭの製造
工程は終了する。（図２（ｃ））
導体装置の製造方法を一例に取り概略を示す。（図２） まず、例えばＰ型半導体基板１００上に第１のオン電流
値を有するＮ型ＭＩＳ電界効果トランジスタ（ＦＥＴ）
１０１を形成する。この後、このＭＩＳＦＥＴを覆う層
間絶縁膜１０２を形成する。（図２（ａ））次に情報が
書き込まれるＭＩＳＦＥＴのチャネル領域上が開口され
たフォトレジストパターン１０３を形成する。ついでこ
のフォトレジストをマスクにして、前記層間絶縁膜１０
２及びゲート電極１０４を通してチャネル形成領域１０
５に不純物（例えばほう素）１１５を導入する。（図２
（ｂ）） この後、８００℃にて窒素ガス中でアニールすることに
よって注入した不純物を電気的に活性化させる、この不
純物の導入で追加不純物の導入を行わなかった第１のオ
ン電流値と、前記イオン注入を行った第２のオン電流値
を有するＭＩＳＦＥＴ１０６が形成され、情報書き込み
工程が行なわれる。次に、ＭＩＳＦＥＴに接続するデー
タ線及びソース線等の配線層１０７を形成する。最後に
表面保護膜１０８を形成することでマスクＲＯＭの製造
工程は終了する。（図２（ｃ））
【０００５】
【発明が解決しようとする課題】マスクＲＯＭの場合、
従来例で示したように、ゲートチャネル領域の不純物量
を制御する事に依ってトランジスタのオン電流値を制御
している。しかし、素子の微細化が進むとこのオン電流
値の制御のための不純物導入量を多くする必要がある。
たとえば、Ｎ型トランジスタのオン電流値を下げるため
にＢ（ほう素）を導入させてＭＯＳトランジスタのしき
い値電圧を高くした場合、０．７ボルト程度のしきい値
電圧を実現させるためのチャネル不純物量は１×１０17
［個／ｃｍ3］程度であるのに対して、５ボルト程度の
しきい値電圧を実現させるためのチャネル不純物量は５
×１０18［個／ｃｍ3］程度にも達する。このトランジ
スタのソースドレイン間の耐圧は、通常１２ボルト程度
であるのに対して、３．５ボルト程度しか得られない。
この耐圧では、ＴＴＬレベルのインターフェースを実現
させるために必要な５．５ボルト以上のドレイン耐圧を
実現させることができない。以上のように、アクセプタ
イオンを導入させる方法では、トランジスターのソー
ス、ドレイン間の耐圧が低下してしまうため素子の微細
化を阻害する一つの要因となっていた。
従来例で示したように、ゲートチャネル領域の不純物量
を制御する事に依ってトランジスタのオン電流値を制御
している。しかし、素子の微細化が進むとこのオン電流
値の制御のための不純物導入量を多くする必要がある。
たとえば、Ｎ型トランジスタのオン電流値を下げるため
にＢ（ほう素）を導入させてＭＯＳトランジスタのしき
い値電圧を高くした場合、０．７ボルト程度のしきい値
電圧を実現させるためのチャネル不純物量は１×１０17
［個／ｃｍ3］程度であるのに対して、５ボルト程度の
しきい値電圧を実現させるためのチャネル不純物量は５
×１０18［個／ｃｍ3］程度にも達する。このトランジ
スタのソースドレイン間の耐圧は、通常１２ボルト程度
であるのに対して、３．５ボルト程度しか得られない。
この耐圧では、ＴＴＬレベルのインターフェースを実現
させるために必要な５．５ボルト以上のドレイン耐圧を
実現させることができない。以上のように、アクセプタ
イオンを導入させる方法では、トランジスターのソー
ス、ドレイン間の耐圧が低下してしまうため素子の微細
化を阻害する一つの要因となっていた。
【０００６】本発明は、このような課題を解決するもの
でその目的とするところは、マスクＲＯＭにおいてＯＮ
電流値を制御する新しい方法を提案するものである。
でその目的とするところは、マスクＲＯＭにおいてＯＮ
電流値を制御する新しい方法を提案するものである。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
主にＭＩＳ型ＦＥＴからなる集積化された半導体装置に
おいて少なくとも、ＭＩＳ型ＦＥＴが反転層を形成する
領域に第７Ｂ族元素、あるいは酸素原子、あるいは窒素
原子、あるいは前記元素の複合体が１×１０19［個／ｃ
ｍ3］以上含まれていることを特徴とする。
主にＭＩＳ型ＦＥＴからなる集積化された半導体装置に
おいて少なくとも、ＭＩＳ型ＦＥＴが反転層を形成する
領域に第７Ｂ族元素、あるいは酸素原子、あるいは窒素
原子、あるいは前記元素の複合体が１×１０19［個／ｃ
ｍ3］以上含まれていることを特徴とする。
【０００８】本発明の半導体装置の製造方法は、半導体
基板上に形成された主にＭＩＳ型ＦＥＴからなる半導体
装置の製造方法において、ゲート絶縁膜形成後、少なく
とも、前記ＭＩＳＦＥＴのチャネル領域中にヘリウム、
ネオン、アルゴン、クリプトン、キセノン、窒素、ある
いは酸素、あるいは前記不純物が含まれた物質を主成分
とするイオンを注入する工程と、熱処理する工程とを有
することを特徴とする。
基板上に形成された主にＭＩＳ型ＦＥＴからなる半導体
装置の製造方法において、ゲート絶縁膜形成後、少なく
とも、前記ＭＩＳＦＥＴのチャネル領域中にヘリウム、
ネオン、アルゴン、クリプトン、キセノン、窒素、ある
いは酸素、あるいは前記不純物が含まれた物質を主成分
とするイオンを注入する工程と、熱処理する工程とを有
することを特徴とする。
【０００９】
【実施例】図１は、本発明のＭＩＳ型半導体装置の一実
施例の主要な工程における横断面図であり以下この図に
したがいながらマスクＲＯＭに適用した例を具体的に示
す。 Ｐ型、比抵抗 ８ 〜１２（Ωｃｍ）のシリコン
基板１００（またはウエル領域）上に、ゲ−ト酸化膜と
して酸化シリコン膜１０９を１０００℃ 乾燥酸素（Ｏ
2）雰囲気中で １０〜４０ ｎｍ程度の膜厚で形成させ
た、こののちゲート電極層１０４として、例えば、多結
晶シリコン層１０４をＣＶＤ法により４００ｎｍ程度堆
積させた。形成条件は、シランの熱分解によって６２０
度の雰囲気で行なう。つぎに、イオン化リン（Ｐ＋）を
５０ＫｅＶ程度の加速エネルギ−で５×１０15（ｃ
ｍ-2）程度注入して多結晶シリコン中にｎ形不純物を導
入させた。
施例の主要な工程における横断面図であり以下この図に
したがいながらマスクＲＯＭに適用した例を具体的に示
す。 Ｐ型、比抵抗 ８ 〜１２（Ωｃｍ）のシリコン
基板１００（またはウエル領域）上に、ゲ−ト酸化膜と
して酸化シリコン膜１０９を１０００℃ 乾燥酸素（Ｏ
2）雰囲気中で １０〜４０ ｎｍ程度の膜厚で形成させ
た、こののちゲート電極層１０４として、例えば、多結
晶シリコン層１０４をＣＶＤ法により４００ｎｍ程度堆
積させた。形成条件は、シランの熱分解によって６２０
度の雰囲気で行なう。つぎに、イオン化リン（Ｐ＋）を
５０ＫｅＶ程度の加速エネルギ−で５×１０15（ｃ
ｍ-2）程度注入して多結晶シリコン中にｎ形不純物を導
入させた。
【００１０】ついでフォトリソグラフィーによって所望
のパターニングを行ない、ドライエッチングによって多
結晶シリコン層１０４をエッチングした。このとき、多
結晶シリコン層１０４のエッチング条件は、ＳＦ6，Ｃ2
ＣｌＦ5ガス、１５０Ｗ 圧力０．６Ｔｏｒｒで６０秒
程度エッチングした。
のパターニングを行ない、ドライエッチングによって多
結晶シリコン層１０４をエッチングした。このとき、多
結晶シリコン層１０４のエッチング条件は、ＳＦ6，Ｃ2
ＣｌＦ5ガス、１５０Ｗ 圧力０．６Ｔｏｒｒで６０秒
程度エッチングした。
【００１１】９００度の乾燥酸素中で４５分間酸化処理
を行ったのち、イオン化した砒素をトランジスタ−のソ
−ス、ドレインとなる部分１１１に自己整合的に６０Ｋ
ｅＶの加速エネルギ−で５×１０15（個／ｃｍ2）イオ
ン注入した。（図１（ａ）） こののち、ゲート電極層と配線材（例えばアルミニウ
ム）を絶縁するための酸化シリコン１０２を堆積させ
る。酸化シリコン１０２の堆積条件はＳｉＨ2Ｃｌ2とＮ
2Ｏを８２０℃の雰囲気で熱分解させた。ついでフォト
リソグラフィーによってデーター書き込みが必要なトラ
ンジスタのチャネル領域１０５、およびソース領域１１
２、ドレイン領域１１３を開孔したのち、窒素イオン１
１４を１６０ＫｅＶの加速エネルギーで１×１０15（個
／ｃｍ2）導入した。窒素イオンはおもにＭＯＳトラン
ジスタのチャネル領域に注入されるようにマスクパター
ンを設定した。（図１（ｂ））次に、不活性ガス雰囲気
中例えば窒素ガス雰囲気中にて、８５０℃でアニール処
理を行い、イオン注入によるダメージ層を除去させた。
を行ったのち、イオン化した砒素をトランジスタ−のソ
−ス、ドレインとなる部分１１１に自己整合的に６０Ｋ
ｅＶの加速エネルギ−で５×１０15（個／ｃｍ2）イオ
ン注入した。（図１（ａ）） こののち、ゲート電極層と配線材（例えばアルミニウ
ム）を絶縁するための酸化シリコン１０２を堆積させ
る。酸化シリコン１０２の堆積条件はＳｉＨ2Ｃｌ2とＮ
2Ｏを８２０℃の雰囲気で熱分解させた。ついでフォト
リソグラフィーによってデーター書き込みが必要なトラ
ンジスタのチャネル領域１０５、およびソース領域１１
２、ドレイン領域１１３を開孔したのち、窒素イオン１
１４を１６０ＫｅＶの加速エネルギーで１×１０15（個
／ｃｍ2）導入した。窒素イオンはおもにＭＯＳトラン
ジスタのチャネル領域に注入されるようにマスクパター
ンを設定した。（図１（ｂ））次に、不活性ガス雰囲気
中例えば窒素ガス雰囲気中にて、８５０℃でアニール処
理を行い、イオン注入によるダメージ層を除去させた。
【００１２】この工程によってチャネル中に導入された
窒素は、ＭＯＳトランジスタがオンした時に流れる電子
を散乱させてオン電流を減少させる。この減少量は導入
させる窒素の量に応じて増加し、シリコンに対して窒素
を２０パーセント導入させたときには、ＭＯＳトランジ
スタのオン電流値は５０パーセント程度減少する。ま
た、この時の素子の耐圧は８ボルト程度であって、ＴＴ
Ｌインターフェースコンパチブルを保つのに必要なトラ
ンジスタの耐圧７ボルトを十分満足できる。
窒素は、ＭＯＳトランジスタがオンした時に流れる電子
を散乱させてオン電流を減少させる。この減少量は導入
させる窒素の量に応じて増加し、シリコンに対して窒素
を２０パーセント導入させたときには、ＭＯＳトランジ
スタのオン電流値は５０パーセント程度減少する。ま
た、この時の素子の耐圧は８ボルト程度であって、ＴＴ
Ｌインターフェースコンパチブルを保つのに必要なトラ
ンジスタの耐圧７ボルトを十分満足できる。
【００１３】この後、ゲート電極材との接触を取るため
のフォトリソグラフィーとエッチング技術を用いてコン
タクト孔を開孔し配線材（例えば、アルミニウム）１０
７をマグネトロンスパッタリング法を用いて堆積し、フ
ォロリソグラフィーとエッチング法を用いてパターニン
グした。この後、素子を保護するために酸化膜１０８を
堆積し、外部端子取り出し孔をフォトリソグラフィーと
エッチング技術を用いて形成した後工程は終了する。
のフォトリソグラフィーとエッチング技術を用いてコン
タクト孔を開孔し配線材（例えば、アルミニウム）１０
７をマグネトロンスパッタリング法を用いて堆積し、フ
ォロリソグラフィーとエッチング法を用いてパターニン
グした。この後、素子を保護するために酸化膜１０８を
堆積し、外部端子取り出し孔をフォトリソグラフィーと
エッチング技術を用いて形成した後工程は終了する。
【００１４】（図１（ｃ）） 以上、本発明の実施例を具体的にしめした。しかし、こ
の実施例は、あくまで一実施例であり例えば、ＭＯＳト
ランジスタのチャネル領域に導入させる不純物種とし
て、前記窒素の他に酸素、ヘリウム、ネオン、アルゴ
ン、クリプトン、キセノンであってもその効果は同じで
ある。
の実施例は、あくまで一実施例であり例えば、ＭＯＳト
ランジスタのチャネル領域に導入させる不純物種とし
て、前記窒素の他に酸素、ヘリウム、ネオン、アルゴ
ン、クリプトン、キセノンであってもその効果は同じで
ある。
【００１５】
【発明の効果】以上本発明によれば、窒素イオンをＭＯ
Ｓトランジスタのチャネル領域に注入したあとアニール
処理を施すことによって、トランジスタのソースドレイ
ン間耐圧を従来よりも４．５ボルト程度向上させること
ができ、耐圧の劣化を心配する事なくデータ書き込み条
件を設定することができるようになったため、素子のマ
ージンを広く取ることができ、製造マージンも広く取れ
るようになったためこの方法を適用させたトランジスタ
を用いたマスクＲＯＭの電気特性の歩留りを１０パーセ
ント程度向上させることができ、コストダウンに成功し
た。
Ｓトランジスタのチャネル領域に注入したあとアニール
処理を施すことによって、トランジスタのソースドレイ
ン間耐圧を従来よりも４．５ボルト程度向上させること
ができ、耐圧の劣化を心配する事なくデータ書き込み条
件を設定することができるようになったため、素子のマ
ージンを広く取ることができ、製造マージンも広く取れ
るようになったためこの方法を適用させたトランジスタ
を用いたマスクＲＯＭの電気特性の歩留りを１０パーセ
ント程度向上させることができ、コストダウンに成功し
た。
【図１】本発明のＭＯＳ型半導体装置製造方法の一実施
例の工程断面図である。
例の工程断面図である。
【図２】従来ののＭＯＳ型半導体装置製造方法の工程断
面図である。
面図である。
１００ ・・・第１導電型不純物を含むシリコン基板 １０１ ・・・第１のオン電流を有する第２導電型ＭＩ
ＳＦＥＴ １０２ ・・・層間絶縁膜 １０３ ・・・フォトレジスト １０４ ・・・ゲート電極層 １０５ ・・・第２導電型ＭＩＳＦＥＴのチャネル領域 １０６ ・・・第２のオン電流を有する第２導電型ＭＩ
ＳＦＥＴ １０７ ・・・配線層 １０８ ・・・素子保護絶縁膜 １０９ ・・・ゲート絶縁膜 １１０ ・・・シリコン酸化膜 １１１ ・・・第２導電型不純物層 １１２ ・・・ＭＩＳＦＥＴのソース領域 １１３ ・・・ＭＩＳＦＥＴのドレイン領域 １１４ ・・・窒素イオン １１５ ・・・イオン化ホウソ １１６ ・・・ホウソの拡散層
ＳＦＥＴ １０２ ・・・層間絶縁膜 １０３ ・・・フォトレジスト １０４ ・・・ゲート電極層 １０５ ・・・第２導電型ＭＩＳＦＥＴのチャネル領域 １０６ ・・・第２のオン電流を有する第２導電型ＭＩ
ＳＦＥＴ １０７ ・・・配線層 １０８ ・・・素子保護絶縁膜 １０９ ・・・ゲート絶縁膜 １１０ ・・・シリコン酸化膜 １１１ ・・・第２導電型不純物層 １１２ ・・・ＭＩＳＦＥＴのソース領域 １１３ ・・・ＭＩＳＦＥＴのドレイン領域 １１４ ・・・窒素イオン １１５ ・・・イオン化ホウソ １１６ ・・・ホウソの拡散層
Claims (2)
- 【請求項１】主にＭＩＳ型ＦＥＴからなる集積化された
半導体装置において少なくとも、ＭＩＳ型ＦＥＴが反転
層を形成する領域に第７Ｂ族元素、あるいは酸素原子、
あるいは窒素原子、あるいは前記元素の複合体が１×１
０19［個／ｃｍ3］以上含まれていることを特徴とする
ＭＩＳ型半導体装置。 - 【請求項２】 半導体基板上に形成された主にＭＩＳ型
ＦＥＴからなる半導体装置の製造方法において、ゲート
絶縁膜形成後、少なくとも、前記ＭＩＳＦＥＴのチャネ
ル領域中にヘリウム、ネオン、アルゴン、クリプトン、
キセノン、窒素、あるいは酸素、あるいは前記不純物が
含まれた物質を主成分とするイオンを注入する工程と、
熱処理する工程とを有することを特徴とするＭＩＳ型半
導体置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4020215A JPH05218355A (ja) | 1992-02-05 | 1992-02-05 | Ｍｉｓ型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4020215A JPH05218355A (ja) | 1992-02-05 | 1992-02-05 | Ｍｉｓ型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218355A true JPH05218355A (ja) | 1993-08-27 |
Family
ID=12020945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4020215A Pending JPH05218355A (ja) | 1992-02-05 | 1992-02-05 | Ｍｉｓ型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218355A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6153910A (en) * | 1994-06-22 | 2000-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with nitrogen implanted channel region |
| US7737511B2 (en) * | 2001-09-27 | 2010-06-15 | Kabushikik Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2019135757A (ja) * | 2018-02-05 | 2019-08-15 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-02-05 JP JP4020215A patent/JPH05218355A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6153910A (en) * | 1994-06-22 | 2000-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with nitrogen implanted channel region |
| US6380036B1 (en) | 1994-06-22 | 2002-04-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US7737511B2 (en) * | 2001-09-27 | 2010-06-15 | Kabushikik Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2019135757A (ja) * | 2018-02-05 | 2019-08-15 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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