JPS6155965A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
- Publication number
- JPS6155965A JPS6155965A JP59177436A JP17743684A JPS6155965A JP S6155965 A JPS6155965 A JP S6155965A JP 59177436 A JP59177436 A JP 59177436A JP 17743684 A JP17743684 A JP 17743684A JP S6155965 A JPS6155965 A JP S6155965A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- forming
- memory device
- semiconductor memory
- nonvolatile semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/031—Manufacture or treatment of data-storage electrodes
- H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
- H10P30/204—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は書き込み、消去特性の改善を図った不揮発性半
導体記憶装置の製造方法に関するものであるＯ 〔発明の技術的背景とその問題点〕 出願人は基板上の高濃度不純物層上べ形成した酸化膜と
３ｉ基板間の電気的なバリア・−イトが低下する現象を
利用して高性能のフローティングゲート型ＢＥＦＲＯＭ
を形成する方法を既に出願している（昭和５９年５月１
７日提出の特許類（６））。
導体記憶装置の製造方法に関するものであるＯ 〔発明の技術的背景とその問題点〕 出願人は基板上の高濃度不純物層上べ形成した酸化膜と
３ｉ基板間の電気的なバリア・−イトが低下する現象を
利用して高性能のフローティングゲート型ＢＥＦＲＯＭ
を形成する方法を既に出願している（昭和５９年５月１
７日提出の特許類（６））。
しかしながら良好な高濃度不純物層を形成する方法は知
られていなかった。
られていなかった。
本発明はバリアハイドを低下せしめる高濃度不純物層の
有効な形成方法を規定し、それを用いた高性能不揮発性
半導体記憶装置の製造方法を提供しようとするものであ
る。
有効な形成方法を規定し、それを用いた高性能不揮発性
半導体記憶装置の製造方法を提供しようとするものであ
る。
本発明は上記目的を達成するため、フィールド酸化膜で
分離された第１導電屋シリコン基板の素子領域にゲート
酸化膜を形成する工程と、このゲート酸化膜の一部を除
去し、その基板露出部に不純物のピーク濃度が４００°
０以上の１ａ度における固溶限界を越えるようにイオン
注入した後１温度で熱アニールを行い高濃度不純物層を
形成する工程と、この高濃度不純物層上に熱酸化により
薄いシリコン酸化膜を形成する工程と、少なくともこの
薄いシリコン酸化膜上にフローティングゲート電極を形
成する工程とを具備したことを特徴とする。このように
して形成した薄いシリコン酸化膜とシリコン基板間の電
気的なＩくリア・・イトは１温度における熱アニールが
ない場合に比べ大きく低下しよシ低い書き込み／消去電
圧でブローティングゲート電極への電子の注入及びフロ
ーティングゲート電極からの電子の抽出を行うことがで
きるようになる。
分離された第１導電屋シリコン基板の素子領域にゲート
酸化膜を形成する工程と、このゲート酸化膜の一部を除
去し、その基板露出部に不純物のピーク濃度が４００°
０以上の１ａ度における固溶限界を越えるようにイオン
注入した後１温度で熱アニールを行い高濃度不純物層を
形成する工程と、この高濃度不純物層上に熱酸化により
薄いシリコン酸化膜を形成する工程と、少なくともこの
薄いシリコン酸化膜上にフローティングゲート電極を形
成する工程とを具備したことを特徴とする。このように
して形成した薄いシリコン酸化膜とシリコン基板間の電
気的なＩくリア・・イトは１温度における熱アニールが
ない場合に比べ大きく低下しよシ低い書き込み／消去電
圧でブローティングゲート電極への電子の注入及びフロ
ーティングゲート電極からの電子の抽出を行うことがで
きるようになる。
第１図（ａ）〜（鴫に本発明の＝実施例の製造工程図を
示す。
示す。
先ずｐｆＪ、シリコン基板１１上に・シツファ酸化［１
２を１００ＯＸ成長させ、次いでこの・くツファ酸化膜
１２上にシリコン窒化膜（８ｉ３Ｎ、、［：ナイトライ
ド）を３０００人堆積させた０次にこの８ｉ３Ｎ４膜゛
上に、素子領域を島状Ｋｆ＋離するためのフィールド酸
化膜形成予定位置が開口されたレジストパターンを形成
し、これをマスクに該３１３Ｎ４膜を選択的にエツチン
グして、フィールド酸化膜形成部分が開口されたＳｉ３
Ｎ４ｇパターン１３を形成した。次いで、レジストパタ
ーンを除去した後、前記Ｓ ｆ ３Ｎ４膜パターン１３
をマスクに、チャネルストッパ形成のため、Ｂを加速電
圧４Ｑ ＫｅＶ、ドーズ量５×１０１３ｃＩｎ２ノ条件
でイオン注入し、イオン注入理工４を形成した（第１図
（→図示）。
２を１００ＯＸ成長させ、次いでこの・くツファ酸化膜
１２上にシリコン窒化膜（８ｉ３Ｎ、、［：ナイトライ
ド）を３０００人堆積させた０次にこの８ｉ３Ｎ４膜゛
上に、素子領域を島状Ｋｆ＋離するためのフィールド酸
化膜形成予定位置が開口されたレジストパターンを形成
し、これをマスクに該３１３Ｎ４膜を選択的にエツチン
グして、フィールド酸化膜形成部分が開口されたＳｉ３
Ｎ４ｇパターン１３を形成した。次いで、レジストパタ
ーンを除去した後、前記Ｓ ｆ ３Ｎ４膜パターン１３
をマスクに、チャネルストッパ形成のため、Ｂを加速電
圧４Ｑ ＫｅＶ、ドーズ量５×１０１３ｃＩｎ２ノ条件
でイオン注入し、イオン注入理工４を形成した（第１図
（→図示）。
ｉ １ｃ Ｈ２Ｏを用いた１０００℃のウェット酸化を
行い基板Ｕ露出面に酸化膜を成長させてフィールド酸化
１ｘ１５を形成した。その際、上記イオン注入層１４０
Ｂ原子は活性化されてフィールド酸化膜１５の下層に反
転防止層１６が形成された（第１図（ｂ）図示）。
行い基板Ｕ露出面に酸化膜を成長させてフィールド酸化
１ｘ１５を形成した。その際、上記イオン注入層１４０
Ｂ原子は活性化されてフィールド酸化膜１５の下層に反
転防止層１６が形成された（第１図（ｂ）図示）。
次いで、ドライエツチングを行って、 Ｓｉ３Ｎ４膜″
ターン１３を除去し、次に弗化アンモニウム溶液により
リコン酸化膜上をエツチング除去した（第１図（Ｃ）図
示）。次いで、０２熱酸化を行って、基板露出面にゲー
ト酸化膜１７を５００Ｘ成長させた。本実施例では行わ
なかったが、ここで閾値コントロール用のイオン注入を
行っても良い。欠いで全面にレジストを塗布し、写真蝕
刻法により素子領域の書き込み／消去用３ｉ０２薄膜形
成予定部が開口されたレジストパターン１８を形成し、
次にこれをマスクに弗化アンモニウム溶液によりゲート
酸化膜１７をエツチング除去して、ゲート酸化膜ノ（タ
ーンを形成した。つぎにこれらレジスト／＜ターフ１８
、ゲート酸化膜パターン及びフィールド酸化膜１５を−
ｒ スフＡｓを加速電圧４Ｑ ＫｅＶ、ドーズｆｋ５×
１０１５ｃＩＩＬ２の条件でドレイン領域の一部とそれ
に連続するチャネル領域の一部１９′にイオン注入した
（第１図（ｄ）図示）０この時基板中のＡ８の濃度プロ
ファイルは図２のようＫな）、ピーク濃度は９００℃に
おける固溶限界を越えている。この後レジスト１８を除
去し、７％の酸素を含むＡｒ雰囲気中で９００’０．３
０分の熱アニールを行い、ドレイ／領域の一部とそれに
連続するチャネル領域の一部に高濃度不純物層１９を形
成した。この時形成される高濃度不純物拡欣層】９上の
約２ｏｏＸの酸化膜を剥離した後Ａ「で希釈１−た０２
中９００℃で熱酸化を行って、基板１】露出面ｗ厚す２
００Ｘ ｏｓｒｏｚ＊ｇｍｔ形成シタ。コノ５ｉ０２薄
膜加が７０−ティングゲート電極に対する電子の注入／
抽出を行う部分となる。次いで全面に多結晶シリコン膜
を４ｏｏｏＸ成長させた。次に１０００’Ｑ ｔｆ）
ＰＯＣｌ３雰囲気中で加分にわたシ熱処理を行って、多
結晶シリコン膜中にＰ拡散を行った後、レジストパター
ンを用いてこの多結晶シリコン、膜のエツチングを行い
、フローティングゲート電極２１を形成したつその際、
他に必要な周辺回路用ＭＯＳトランジスタのゲート電極
及び配線を同時にパターニングした（第１図（ｅ）図示
）。
ターン１３を除去し、次に弗化アンモニウム溶液により
リコン酸化膜上をエツチング除去した（第１図（Ｃ）図
示）。次いで、０２熱酸化を行って、基板露出面にゲー
ト酸化膜１７を５００Ｘ成長させた。本実施例では行わ
なかったが、ここで閾値コントロール用のイオン注入を
行っても良い。欠いで全面にレジストを塗布し、写真蝕
刻法により素子領域の書き込み／消去用３ｉ０２薄膜形
成予定部が開口されたレジストパターン１８を形成し、
次にこれをマスクに弗化アンモニウム溶液によりゲート
酸化膜１７をエツチング除去して、ゲート酸化膜ノ（タ
ーンを形成した。つぎにこれらレジスト／＜ターフ１８
、ゲート酸化膜パターン及びフィールド酸化膜１５を−
ｒ スフＡｓを加速電圧４Ｑ ＫｅＶ、ドーズｆｋ５×
１０１５ｃＩＩＬ２の条件でドレイン領域の一部とそれ
に連続するチャネル領域の一部１９′にイオン注入した
（第１図（ｄ）図示）０この時基板中のＡ８の濃度プロ
ファイルは図２のようＫな）、ピーク濃度は９００℃に
おける固溶限界を越えている。この後レジスト１８を除
去し、７％の酸素を含むＡｒ雰囲気中で９００’０．３
０分の熱アニールを行い、ドレイ／領域の一部とそれに
連続するチャネル領域の一部に高濃度不純物層１９を形
成した。この時形成される高濃度不純物拡欣層】９上の
約２ｏｏＸの酸化膜を剥離した後Ａ「で希釈１−た０２
中９００℃で熱酸化を行って、基板１】露出面ｗ厚す２
００Ｘ ｏｓｒｏｚ＊ｇｍｔ形成シタ。コノ５ｉ０２薄
膜加が７０−ティングゲート電極に対する電子の注入／
抽出を行う部分となる。次いで全面に多結晶シリコン膜
を４ｏｏｏＸ成長させた。次に１０００’Ｑ ｔｆ）
ＰＯＣｌ３雰囲気中で加分にわたシ熱処理を行って、多
結晶シリコン膜中にＰ拡散を行った後、レジストパター
ンを用いてこの多結晶シリコン、膜のエツチングを行い
、フローティングゲート電極２１を形成したつその際、
他に必要な周辺回路用ＭＯＳトランジスタのゲート電極
及び配線を同時にパターニングした（第１図（ｅ）図示
）。
次いで、フローティングゲート電極２１とフィールド酸
化膜１５とをマスクにＡｓを加速電圧４０ ＫｅＶ、ド
ーズ量５ Ｘ １０”ｃｍ３０条件でイオン注入し、活
性化してノース、ドレイン領域η、２３を形成した（第
１図（ｆ）図示）。次に９００°０の０□雰囲気中で（
９）分、熱酸化を行い、フローティングゲート電極２１
の周囲Ｋ ８００Ｘのコントロールゲート電極用ゲート
酸化膜冴を形成した後、全面に多結晶シリコン膜を４０
００Ｘ成長させた。次いで９００°ＣのＰＯＣｌ３雰囲
気中で加分にわた）熱処理を行って、この多結晶シリコ
ン膜中にＰ拡散を行った後、全面にコントロールゲート
ｔｗ形成予定部を開口させたレジストパターンを形成し
、これをマスクに多結晶シリコン膜のエツチングを行っ
て、コントロールゲート電極５を形成した（第１図（ｇ
）図示）。
化膜１５とをマスクにＡｓを加速電圧４０ ＫｅＶ、ド
ーズ量５ Ｘ １０”ｃｍ３０条件でイオン注入し、活
性化してノース、ドレイン領域η、２３を形成した（第
１図（ｆ）図示）。次に９００°０の０□雰囲気中で（
９）分、熱酸化を行い、フローティングゲート電極２１
の周囲Ｋ ８００Ｘのコントロールゲート電極用ゲート
酸化膜冴を形成した後、全面に多結晶シリコン膜を４０
００Ｘ成長させた。次いで９００°ＣのＰＯＣｌ３雰囲
気中で加分にわた）熱処理を行って、この多結晶シリコ
ン膜中にＰ拡散を行った後、全面にコントロールゲート
ｔｗ形成予定部を開口させたレジストパターンを形成し
、これをマスクに多結晶シリコン膜のエツチングを行っ
て、コントロールゲート電極５を形成した（第１図（ｇ
）図示）。
以後は通常の工程に従って層間絶Ｒ膜訪を形成し、コン
タクトホールｎの開孔を行った後、金属配線材料を堆積
し、これをパターニングしてコンタクトホールｎを介し
てソース、ドレイン領域ｎ。
タクトホールｎの開孔を行った後、金属配線材料を堆積
し、これをパターニングしてコンタクトホールｎを介し
てソース、ドレイン領域ｎ。
乙に接続される配線路を形成し、次にバッフベージ舊ン
膜四を形成してＢＥＦＲＯＭを完成させた（第１図（ｈ
）図示）。
膜四を形成してＢＥＦＲＯＭを完成させた（第１図（ｈ
）図示）。
尚、本実施例で用いたＡｒはＮ２等の不活性気体に置き
換えても良い。またチャネル領域の不純物拡散層１９は
Ａｓをイオン注入することにより形成したが、これはＰ
をイオン注入するよう忙しても良く、また、ＡｓとＰ若
しくはこれとＢをイオン注入して形成するようＫしても
良い。高濃度不純物層１９の形成時に熱アニールを行わ
すに薄い酸化膜を形成した場合パリアノ・イトは３．ｏ
ｅＶまでしか下らない（低濃度基板上に酸化膜を形成し
た時のパリγ）・イトは３．２ ｅＶ ）のに対し１本
実施例のように熱アニールを行った後酸化膜を形成すれ
ばバリアハイドは２．７ｅＶ ｔで下る。又、高濃度不
純物層１９上では酸化膜の成長速度が低濃度の場合に比
べ速くなる。
換えても良い。またチャネル領域の不純物拡散層１９は
Ａｓをイオン注入することにより形成したが、これはＰ
をイオン注入するよう忙しても良く、また、ＡｓとＰ若
しくはこれとＢをイオン注入して形成するようＫしても
良い。高濃度不純物層１９の形成時に熱アニールを行わ
すに薄い酸化膜を形成した場合パリアノ・イトは３．ｏ
ｅＶまでしか下らない（低濃度基板上に酸化膜を形成し
た時のパリγ）・イトは３．２ ｅＶ ）のに対し１本
実施例のように熱アニールを行った後酸化膜を形成すれ
ばバリアハイドは２．７ｅＶ ｔで下る。又、高濃度不
純物層１９上では酸化膜の成長速度が低濃度の場合に比
べ速くなる。
従って薄い酸化膜をその上に形成するには、酸化剤をＡ
ｒ等の不活性気体で希釈して酸化速度を遅くした方が良
い。さらく薄い酸化膜を形成する時の酸化剤として酸素
の替シに水蒸気を用いてもよく、その場合バリアハイド
の低下はよシ顕著になる。
ｒ等の不活性気体で希釈して酸化速度を遅くした方が良
い。さらく薄い酸化膜を形成する時の酸化剤として酸素
の替シに水蒸気を用いてもよく、その場合バリアハイド
の低下はよシ顕著になる。
以上詳述したように本発明によれば、従来より低いバリ
ア・・イトを持つ薄い酸化膜を有効に形成することがで
きる。従って従来よ）低い書き込み／消去電圧で７０−
ティングゲート電極への電子の注入及びフローティング
ゲート’ｇｉからの電子の抽出を行うことができるよう
になり、この低電圧動作化により、高電圧に対する複雑
な高耐圧構造は不要となって、その分、セルの高集積化
を図ることができるよう罠なる他、低電圧動作を可能し
たととによるＥＦｉＰＲＯＭセル破壊の抑制、確実で速
い書き込み／消去性能など素子の高信頼性、高性能化が
計れるなどの特徴を有する不揮発性半導体記憶装置の製
造方法を提供することが出来る。
ア・・イトを持つ薄い酸化膜を有効に形成することがで
きる。従って従来よ）低い書き込み／消去電圧で７０−
ティングゲート電極への電子の注入及びフローティング
ゲート’ｇｉからの電子の抽出を行うことができるよう
になり、この低電圧動作化により、高電圧に対する複雑
な高耐圧構造は不要となって、その分、セルの高集積化
を図ることができるよう罠なる他、低電圧動作を可能し
たととによるＥＦｉＰＲＯＭセル破壊の抑制、確実で速
い書き込み／消去性能など素子の高信頼性、高性能化が
計れるなどの特徴を有する不揮発性半導体記憶装置の製
造方法を提供することが出来る。
第１図（ａ）〜（ｈ）は本発明の一実施例を説明するた
めの製造工徨図、第２図は高濃度不純物層形成用のＡｓ
をイオン注入した直後のＡ８濃度の深さ方向のプロファ
イルを示す図である。 １１・・・ｐ型シリコン基板、１２・・・バッファ酸化
膜、１３・・・５ｉ３Ｎ４膜パターン、１４・・・イオ
ン注入層、１５・・・フィールド酸化膜、 １６・・
・反転防止層、１７・・・ゲート酸化膜、 １８・
・・レジストパターン、１９′・・・高濃度不純物層形
成領域、ル・・・高濃度不純物層、 （９）・・・Ｓｉ
Ｏ２薄膜、２１・・・７０−ティングゲート電極。 ２２、Ｚ３・・・ソース、ドレイン領域、ム・・・コン
トロールゲート電極用ゲート酸化膜、δ・・・コントロ
ールゲー）ｍＷ、 託・・・層間絶縁膜、 ｎ・・・コンタクトホール、
路・・・配ｌ、 ２９・・・パッジページ覆
ン膜。 第１図 １’１ 第１ｍｌ り１ 第２図 Ｑ、５ ＋、Ｏｄｅｐｔｈ（ｐ
ｍ）
めの製造工徨図、第２図は高濃度不純物層形成用のＡｓ
をイオン注入した直後のＡ８濃度の深さ方向のプロファ
イルを示す図である。 １１・・・ｐ型シリコン基板、１２・・・バッファ酸化
膜、１３・・・５ｉ３Ｎ４膜パターン、１４・・・イオ
ン注入層、１５・・・フィールド酸化膜、 １６・・
・反転防止層、１７・・・ゲート酸化膜、 １８・
・・レジストパターン、１９′・・・高濃度不純物層形
成領域、ル・・・高濃度不純物層、 （９）・・・Ｓｉ
Ｏ２薄膜、２１・・・７０−ティングゲート電極。 ２２、Ｚ３・・・ソース、ドレイン領域、ム・・・コン
トロールゲート電極用ゲート酸化膜、δ・・・コントロ
ールゲー）ｍＷ、 託・・・層間絶縁膜、 ｎ・・・コンタクトホール、
路・・・配ｌ、 ２９・・・パッジページ覆
ン膜。 第１図 １’１ 第１ｍｌ り１ 第２図 Ｑ、５ ＋、Ｏｄｅｐｔｈ（ｐ
ｍ）
Claims (6)
- （１）第１導電型シリコン基板の表面に素子分離用絶縁
膜を形成するとともに該絶縁膜で分離された島状の素子
領域を形成する工程と、前記素子領域にゲート酸化膜を
形成する工程と、このゲート酸化膜の一部を除去し、そ
の基板露出部に不純物のピーク濃度が４００℃以上の１
温度における固溶限界を越えるようにイオン注入した後
１温度で熱アニールを行い高濃度不純物層を形成する工
程と、この高濃度不純物層上に熱酸化により薄いシリコ
ン酸化膜を形成する工程と、少なくともこの薄いシリコ
ン酸化膜上にフローティングゲート電極を形成する工程
とを具備してなる不揮発性半導体記憶装置の製造方法。 - （２）高濃度不純物層は砒素またはリンまたは砒素とリ
ン若しくは砒素とボロンいずれかの不純物をイオン注入
することにより形成することを特徴とする特許請求の範
囲第１項記載の不揮発性半導体記憶装置の製造方法。 - （３）前記１温度における熱アニールはＡｒ、Ｎ＿２等
の不活性気体で希釈した酸素中で行うことを特徴とする
特許請求の範囲第１項記載の不揮発性半導体記憶装置の
製造方法。 - （４）前記薄いシリコン酸化膜はＡｒ、Ｎ＿２等の不活
性気体で希釈した酸素中で形成することを特徴とする特
許請求の範囲第１項記載の不揮発性半導体記憶装置の製
造方法。 - （５）前記薄いシリコン酸化膜はＡｒ、Ｎ＿２等の不活
性気体で希釈した水蒸気中で形成することを特徴とする
特許請求の範囲第１項記載の不揮発性半導体記憶装置の
製造方法。 - （６）ゲート酸化膜形成後チャネルイオン注入を行うこ
とを特徴とする特許請求の範囲第１項記載の不揮発性半
導体記憶装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177436A JPS6155965A (ja) | 1984-08-28 | 1984-08-28 | 不揮発性半導体記憶装置の製造方法 |
| KR1019850003150A KR900000204B1 (ko) | 1984-08-28 | 1985-05-09 | 불휘발성 반도체기억장치의 제조방법 |
| EP85106028A EP0164605B1 (en) | 1984-05-17 | 1985-05-15 | Method of manufacturing nonvolatile semiconductor eeprom device |
| DE8585106028T DE3576245D1 (de) | 1984-05-17 | 1985-05-15 | Verfahren zur herstellung eines nichtfluechtigen halbleiter-eeprom-elementes. |
| US06/735,211 US4642881A (en) | 1984-05-17 | 1985-05-17 | Method of manufacturing nonvolatile semiconductor memory device by forming additional impurity doped region under the floating gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59177436A JPS6155965A (ja) | 1984-08-28 | 1984-08-28 | 不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6155965A true JPS6155965A (ja) | 1986-03-20 |
Family
ID=16030909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59177436A Pending JPS6155965A (ja) | 1984-05-17 | 1984-08-28 | 不揮発性半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS6155965A (ja) |
| KR (1) | KR900000204B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04211177A (ja) * | 1990-03-08 | 1992-08-03 | Matsushita Electron Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JPH04287977A (ja) * | 1991-01-24 | 1992-10-13 | Matsushita Electron Corp | 不揮発性半導体記憶装置の製造方法 |
| US5208173A (en) * | 1990-03-20 | 1993-05-04 | Kabushiki Kaisha Toshiba | Method of manufacturing non-volatile semiconductor memory device |
-
1984
- 1984-08-28 JP JP59177436A patent/JPS6155965A/ja active Pending
-
1985
- 1985-05-09 KR KR1019850003150A patent/KR900000204B1/ko not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04211177A (ja) * | 1990-03-08 | 1992-08-03 | Matsushita Electron Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US5208173A (en) * | 1990-03-20 | 1993-05-04 | Kabushiki Kaisha Toshiba | Method of manufacturing non-volatile semiconductor memory device |
| JPH04287977A (ja) * | 1991-01-24 | 1992-10-13 | Matsushita Electron Corp | 不揮発性半導体記憶装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR860002146A (ko) | 1986-03-26 |
| KR900000204B1 (ko) | 1990-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4642881A (en) | Method of manufacturing nonvolatile semiconductor memory device by forming additional impurity doped region under the floating gate | |
| EP0273728B1 (en) | Semiconductor memory device and method of manufacturing the same | |
| JPH0523055B2 (ja) | ||
| JPH02250331A (ja) | 半導体装置およびその製造方法 | |
| JPH0666327B2 (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| KR900000204B1 (ko) | 불휘발성 반도체기억장치의 제조방법 | |
| JPH0552069B2 (ja) | ||
| JP2950557B2 (ja) | 半導体装置およびその製造方法 | |
| JPS61154172A (ja) | 半導体装置の製造方法 | |
| JPS6159672B2 (ja) | ||
| JPH0231468A (ja) | 浮遊ゲート型半導体記憶装置の製造方法 | |
| JP3141520B2 (ja) | 不揮発性記憶素子の製造方法 | |
| JPH0642547B2 (ja) | 不揮発性半導体メモリおよびその製造方法 | |
| JP2581548B2 (ja) | 半導体装置の製造方法 | |
| JPH0481327B2 (ja) | ||
| JPS6336576A (ja) | 半導体装置及びその製造方法 | |
| JPH0258267A (ja) | Ｍｉｓ型半導体集積回路装置の製造方法 | |
| JPS59150477A (ja) | 半導体装置の製造方法 | |
| JPH0722187B2 (ja) | 半導体装置の製造方法 | |
| JPH01108776A (ja) | 半導体記憶装置の製造方法 | |
| JPH05343703A (ja) | 不揮発性メモリの製造方法 | |
| JP2001044299A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH0231467A (ja) | 不揮発性半導体記億装置の製造方法 | |
| JPS62112375A (ja) | 半導体装置の製造方法 | |
| JPH0922952A (ja) | 半導体集積回路装置の製造方法 |