JPH05218445A - 強誘電体メモリ - Google Patents
強誘電体メモリInfo
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- JPH05218445A JPH05218445A JP2273592A JP2273592A JPH05218445A JP H05218445 A JPH05218445 A JP H05218445A JP 2273592 A JP2273592 A JP 2273592A JP 2273592 A JP2273592 A JP 2273592A JP H05218445 A JPH05218445 A JP H05218445A
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- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】本発明は、メモリとして長い寿命を有し、かつ
非破壊読み出しでデータを読み出しできる高集積化に適
したものとする。 【構成】強誘電体膜(1) を挟む各電極(2,3) に対し、書
込み手段(21)により抗電界を発生する電圧よりも高い電
圧を印加すると、強誘電体膜(1) には残留分極が生じ、
この残留分極をもって強誘電体膜(1) へのデータ記憶が
行われる。一方、各電極に対し抗電界を発生する電圧よ
りも低い電圧を読出手段(22)により印加すると、強誘電
体膜(1) における残留分極の方向に応じた大きさの電流
が流れる。この電流の大きさが読出手段(23)により検出
され、強誘電体膜(1) からのデータの読み出しが行われ
る。
非破壊読み出しでデータを読み出しできる高集積化に適
したものとする。 【構成】強誘電体膜(1) を挟む各電極(2,3) に対し、書
込み手段(21)により抗電界を発生する電圧よりも高い電
圧を印加すると、強誘電体膜(1) には残留分極が生じ、
この残留分極をもって強誘電体膜(1) へのデータ記憶が
行われる。一方、各電極に対し抗電界を発生する電圧よ
りも低い電圧を読出手段(22)により印加すると、強誘電
体膜(1) における残留分極の方向に応じた大きさの電流
が流れる。この電流の大きさが読出手段(23)により検出
され、強誘電体膜(1) からのデータの読み出しが行われ
る。
Description
【０００１】
【産業上の利用分野】本発明は、強誘電体の残留分極の
ヒステリシス特性を利用した強誘電体メモリに関する。
ヒステリシス特性を利用した強誘電体メモリに関する。
【０００２】
【従来の技術】強誘電体材料は印加電界に対する残留分
極のヒステリシス特性を有しており、このヒステリシス
特性を利用して不揮発性メモリとして使用されている。
すなわち、強誘電体材料に対して電界を加えると、強誘
電体材料には分極が生じる。この分極は電界をなくして
も正方向の残留分極として残る。次に強誘電体材料に加
える電界を負方向とし、この後に負の電界をなくすと、
強誘電体材料には負方向の残留分極が残る。従って、正
負方向の各残留分極を「０」「１」の各データとして強
誘電体材料への書込みができ、又これら残留分極の正負
方向からデータ「０」「１」の読み出しができる。
極のヒステリシス特性を有しており、このヒステリシス
特性を利用して不揮発性メモリとして使用されている。
すなわち、強誘電体材料に対して電界を加えると、強誘
電体材料には分極が生じる。この分極は電界をなくして
も正方向の残留分極として残る。次に強誘電体材料に加
える電界を負方向とし、この後に負の電界をなくすと、
強誘電体材料には負方向の残留分極が残る。従って、正
負方向の各残留分極を「０」「１」の各データとして強
誘電体材料への書込みができ、又これら残留分極の正負
方向からデータ「０」「１」の読み出しができる。
【０００３】かかる強誘電体メモリの構造は大きく分け
て２種類ある。その１つは単純マトリックス構造であっ
て、各ストライプ電極をマトリックス状に配線し、この
マトリックス状の電極を強誘電体を挟んで対向配置した
ものとなっている。そして、各ストライプ電極の交差点
に当たる強誘電体の部分を１つのメモリセルとして形成
している。このような単純マトリックス構成であれば、
構造が簡単で、高密度のデータ記憶が可能となる。
て２種類ある。その１つは単純マトリックス構造であっ
て、各ストライプ電極をマトリックス状に配線し、この
マトリックス状の電極を強誘電体を挟んで対向配置した
ものとなっている。そして、各ストライプ電極の交差点
に当たる強誘電体の部分を１つのメモリセルとして形成
している。このような単純マトリックス構成であれば、
構造が簡単で、高密度のデータ記憶が可能となる。
【０００４】又、他の強誘電体メモリはアクティブマト
リックス構造であって、１つの強誘電体メモリセルに対
して１つのスイッチ素子が設けられている。このような
構造であれば、構造が複雑となり、高密度化に限界があ
る。ところで、強誘電体メモリに対するデータの読み出
し法としては、 (1) 選択したメモリセルの再書込みが必要な分極反転電
流を利用する破壊読み出し法。
リックス構造であって、１つの強誘電体メモリセルに対
して１つのスイッチ素子が設けられている。このような
構造であれば、構造が複雑となり、高密度化に限界があ
る。ところで、強誘電体メモリに対するデータの読み出
し法としては、 (1) 選択したメモリセルの再書込みが必要な分極反転電
流を利用する破壊読み出し法。
【０００５】(2) 特開平２−１５４３８９号公報に記載
されているような単純マトリックス構造の強誘電体メモ
リにおいて、強誘電薄膜自身の自己反転現象、つまり外
部パルスを印加したときに初期の分極状態に戻る現象を
低インピーダンスの書込み、読み出しによって、非選択
メモリセルへの影響を抑えながら書込み読み出しを行う
方法。などがある。
されているような単純マトリックス構造の強誘電体メモ
リにおいて、強誘電薄膜自身の自己反転現象、つまり外
部パルスを印加したときに初期の分極状態に戻る現象を
低インピーダンスの書込み、読み出しによって、非選択
メモリセルへの影響を抑えながら書込み読み出しを行う
方法。などがある。
【０００６】
【発明が解決しようとする課題】しかしながら、上記破
壊読み出し法では分極反転が繰り返されるので、強誘電
体の性質が劣化し、残留分極が小さくなる。このため、
メモリとしての寿命が短く、かつ複雑な構成の再書き込
み回路が必要となる。又、自己反転現象を利用する方法
は実現性は高いが、これを実現するための具体的なメカ
ニズム及びデバイス構造が未だ見い出されていないのが
現状である。
壊読み出し法では分極反転が繰り返されるので、強誘電
体の性質が劣化し、残留分極が小さくなる。このため、
メモリとしての寿命が短く、かつ複雑な構成の再書き込
み回路が必要となる。又、自己反転現象を利用する方法
は実現性は高いが、これを実現するための具体的なメカ
ニズム及びデバイス構造が未だ見い出されていないのが
現状である。
【０００７】そこで本発明は上記課題を解決するため
に、メモリとして長い寿命を有し、かつ非破壊読み出し
でデータを読み出しできる高集積化に適した強誘電体メ
モリを提供することを目的とする。
に、メモリとして長い寿命を有し、かつ非破壊読み出し
でデータを読み出しできる高集積化に適した強誘電体メ
モリを提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、残留分極及び
抗電界がそれぞれ異なる少なくとも２つの強誘電体材料
を合わせて形成した強誘電体膜と、この強誘電体膜を挟
んで対向配置された各電極とを備えて上記目的を達成し
ようとする強誘電体メモリである。
抗電界がそれぞれ異なる少なくとも２つの強誘電体材料
を合わせて形成した強誘電体膜と、この強誘電体膜を挟
んで対向配置された各電極とを備えて上記目的を達成し
ようとする強誘電体メモリである。
【０００９】この場合、強誘電体膜は、低抗電界で大き
な残留分極を有する第１強誘電体材料及び高抗電界で小
さな残留分極を有する第２強誘電体材料を合わせたもの
となっている。
な残留分極を有する第１強誘電体材料及び高抗電界で小
さな残留分極を有する第２強誘電体材料を合わせたもの
となっている。
【００１０】
【作用】このような手段を備えたことにより、強誘電体
膜を挟む各電極に対し、書込み手段により抗電界を発生
する電圧よりも高い電圧を印加すると、強誘電体膜には
残留分極が生じ、この残留分極をもって強誘電体膜への
データ記憶が行われる。
膜を挟む各電極に対し、書込み手段により抗電界を発生
する電圧よりも高い電圧を印加すると、強誘電体膜には
残留分極が生じ、この残留分極をもって強誘電体膜への
データ記憶が行われる。
【００１１】一方、各電極に対し読出手段により抗電界
を発生する電圧よりも低い電圧を印加すると、強誘電体
膜における残留分極の方向に応じた大きさの電流が検出
され、強誘電体膜からのデータの読み出しが行われる。
を発生する電圧よりも低い電圧を印加すると、強誘電体
膜における残留分極の方向に応じた大きさの電流が検出
され、強誘電体膜からのデータの読み出しが行われる。
【００１２】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１３】図１は強誘電体メモリの構成図である。強
誘電体膜１には、その上面及び下面に複数のストライプ
電極２、２…及び３、３…をマトリックス状に配線した
各マトリックス状電極が設けられている。これらマトリ
ックス状電極は、強誘電体膜１を挟んで対向配置し、か
つ強誘電体膜１の上面及び下面における各ストライプ電
極の各交差点がそれぞれ対応している。しかるに、これ
らストライプ電極の交差点における強誘電体膜１にはメ
モリセル１ａ、１ｂ、…が形成される。
誘電体膜１には、その上面及び下面に複数のストライプ
電極２、２…及び３、３…をマトリックス状に配線した
各マトリックス状電極が設けられている。これらマトリ
ックス状電極は、強誘電体膜１を挟んで対向配置し、か
つ強誘電体膜１の上面及び下面における各ストライプ電
極の各交差点がそれぞれ対応している。しかるに、これ
らストライプ電極の交差点における強誘電体膜１にはメ
モリセル１ａ、１ｂ、…が形成される。
【００１４】又、各ストライプ電極２、２…及び３、３
…のうち、ストライプ電極２、２…には行切換制御部４
が接続され、ストライプ電極３、３…には列切換制御部
５が接続されている。
…のうち、ストライプ電極２、２…には行切換制御部４
が接続され、ストライプ電極３、３…には列切換制御部
５が接続されている。
【００１５】強誘電体膜１は、残留分極及び抗電界のそ
れぞれ異なる少なくとも２つの各強誘電体材料を合わせ
て形成したもので、図２に示すようなヒステリシス特性
を有している。
れぞれ異なる少なくとも２つの各強誘電体材料を合わせ
て形成したもので、図２に示すようなヒステリシス特性
を有している。
【００１６】具体的に強誘電体膜１は、図３のヒステリ
シス特性に示すように低抗電界ｅpcで大きな残留分極Ｐ
prを有する第１強誘電体材料１０と、図４のヒステリシ
ス特性に示すように高抗電界ｅqcで小さな残留分極Ｐqr
を有する第２強誘電体材料１１を合わせた混合膜となっ
ている。
シス特性に示すように低抗電界ｅpcで大きな残留分極Ｐ
prを有する第１強誘電体材料１０と、図４のヒステリシ
ス特性に示すように高抗電界ｅqcで小さな残留分極Ｐqr
を有する第２強誘電体材料１１を合わせた混合膜となっ
ている。
【００１７】ここで、これら抗電界ｅpc、ｅqc及び各残
留分極Ｐpr、Ｐqrの大きさの関係は 、 ｅpc＜ｅqc Ｐpr＞Ｐqr となっている。
留分極Ｐpr、Ｐqrの大きさの関係は 、 ｅpc＜ｅqc Ｐpr＞Ｐqr となっている。
【００１８】又、第１強誘電体材料１０はジルコンチタ
ン酸鉛に対してドナーを発生する元素、例えばＮｂ、Ｌ
ａ、Ｂｉを添加したものであり、第２強誘電体材料１１
はジルコンチタン酸鉛に対してアクセプタを発生する元
素、例えばＣｒ、Ｆｅ、Ｍｍ、Ｃｏ、Ｃｕを添加したも
のである。図５及び図６は強誘電体膜１における各メモ
リセルの断面構造を示している。
ン酸鉛に対してドナーを発生する元素、例えばＮｂ、Ｌ
ａ、Ｂｉを添加したものであり、第２強誘電体材料１１
はジルコンチタン酸鉛に対してアクセプタを発生する元
素、例えばＣｒ、Ｆｅ、Ｍｍ、Ｃｏ、Ｃｕを添加したも
のである。図５及び図６は強誘電体膜１における各メモ
リセルの断面構造を示している。
【００１９】ところで、強誘電体膜１を理論的に解析す
ると、自由エネルギをｆとすれば、 ｆ＝（α／２）Ｐ2 ＋（β／４）Ｐ4 ＋（α´／２）Ｑ2 ＋（β´／４）Ｑ4 ＋ｋＰＱ−（Ｐ＋Ｑ）ｅ …(1) により与えられる。
ると、自由エネルギをｆとすれば、 ｆ＝（α／２）Ｐ2 ＋（β／４）Ｐ4 ＋（α´／２）Ｑ2 ＋（β´／４）Ｑ4 ＋ｋＰＱ−（Ｐ＋Ｑ）ｅ …(1) により与えられる。
【００２０】ここで、α、α´は温度関数であって、強
誘電状態ではα＜０、α´＜０となる。Ｐ、Ｑはそれぞ
れ異なるヒステリシス特性を有する第１強誘電体材料１
０、第２強誘電体材料１１の分極、ｅは外部電界の強
さ、ｋは第１と第２強誘電体材料１０、１１との間の相
互作用係数である。一方、各分極Ｐ、Ｑの時間依存は次
式により与えられる。
誘電状態ではα＜０、α´＜０となる。Ｐ、Ｑはそれぞ
れ異なるヒステリシス特性を有する第１強誘電体材料１
０、第２強誘電体材料１１の分極、ｅは外部電界の強
さ、ｋは第１と第２強誘電体材料１０、１１との間の相
互作用係数である。一方、各分極Ｐ、Ｑの時間依存は次
式により与えられる。
【００２１】
【数１】 ここで、γ1 、γ2 は各分極Ｐ、Ｑを有する第１及び第
２強誘電体材料１０、１１における各粘性係数である。
２強誘電体材料１０、１１における各粘性係数である。
【００２２】なお、各係数は、 α＝−１、α´＝−１ β＝１、β´＝３ γ1 ＜γ2 ｋ＝１ とする。
【００２３】しかるに、これら第１及び第２強誘電体材
料１０、１１を合わせた強誘電体膜１における各メモリ
セル１ａ、１ｂ…は図２に示すようなヒステリシス特性
を有するものとなる。
料１０、１１を合わせた強誘電体膜１における各メモリ
セル１ａ、１ｂ…は図２に示すようなヒステリシス特性
を有するものとなる。
【００２４】上記行切換制御部４及び列切換制御部５に
は、切換回路２０を介して書込み回路２１及び読出し回
路２２が接続されるとともに検出回路２３が接続されて
いる。
は、切換回路２０を介して書込み回路２１及び読出し回
路２２が接続されるとともに検出回路２３が接続されて
いる。
【００２５】書込み回路２１は行列の各切換制御部４、
５を通し、これら切換制御部４、５により選択されたメ
モリセルに対応する各ストライプ電極２、３に対し、図
２に示す抗電界ｅc を発生する電圧よりね高い電圧、又
は抗電界−ｅc を発生する電圧より低い電圧を印加し、
正負の残留分極を生じさせ、正方向の残留分極をデータ
「０」、負方向の残留分極をデータ「１」として書き込
む機能を有している。
５を通し、これら切換制御部４、５により選択されたメ
モリセルに対応する各ストライプ電極２、３に対し、図
２に示す抗電界ｅc を発生する電圧よりね高い電圧、又
は抗電界−ｅc を発生する電圧より低い電圧を印加し、
正負の残留分極を生じさせ、正方向の残留分極をデータ
「０」、負方向の残留分極をデータ「１」として書き込
む機能を有している。
【００２６】読出し回路２２は各ストライプ電極２、３
に対し抗電界ｅc を発生する電圧よりも低い電圧を印加
し、このときに流れる電流から強誘電体膜１からのデー
タ「１」「０」の読み出しを行う機能を有している。具
体的に読出し回路２２は図７に示すドライブ波形信号を
各ストライプ電極２、３に加えるもので、このドライブ
波形信号は正の振幅ｅ0 が抗電界ｅc を発生する電圧よ
りも低く、負の振幅ｅ1 が振幅ｅ0 及びヒステリシスの
変化点の電界ｅ´を発生する電圧よりも低く、つまり ｅ1 ＝（ｅ0 ／２）＜ｅ0 ＜ｅc の関係を満たす振幅となっている。なお、このドライブ
波形信号は正弦波に限らず、矩形波、三角波、又はこれ
ら波形を組み合わせた波形でもよい。
に対し抗電界ｅc を発生する電圧よりも低い電圧を印加
し、このときに流れる電流から強誘電体膜１からのデー
タ「１」「０」の読み出しを行う機能を有している。具
体的に読出し回路２２は図７に示すドライブ波形信号を
各ストライプ電極２、３に加えるもので、このドライブ
波形信号は正の振幅ｅ0 が抗電界ｅc を発生する電圧よ
りも低く、負の振幅ｅ1 が振幅ｅ0 及びヒステリシスの
変化点の電界ｅ´を発生する電圧よりも低く、つまり ｅ1 ＝（ｅ0 ／２）＜ｅ0 ＜ｅc の関係を満たす振幅となっている。なお、このドライブ
波形信号は正弦波に限らず、矩形波、三角波、又はこれ
ら波形を組み合わせた波形でもよい。
【００２７】検出回路２３は、ドライブ波形信号が各ス
トライプ電極２、３に加えられたときに流れる電流の大
きさを検出して強誘電体膜１に記憶されたデータが
「１」か「０」かを判定する機能を有している。次に上
記の如く構成された強誘電体メモリに対するデータ書込
み及び読出しの作用について説明する。
トライプ電極２、３に加えられたときに流れる電流の大
きさを検出して強誘電体膜１に記憶されたデータが
「１」か「０」かを判定する機能を有している。次に上
記の如く構成された強誘電体メモリに対するデータ書込
み及び読出しの作用について説明する。
【００２８】行及び列切換制御部４、５は各ストライプ
電極２、３のうち、例えばメモリセル１ａを選択する各
ストライプ電極２、３を選択制御する。又、切換回路２
０は書込み回路２１に対して切換接続し、この書込み回
路２１を行及び列の各切換制御部４、５に対して接続す
る。
電極２、３のうち、例えばメモリセル１ａを選択する各
ストライプ電極２、３を選択制御する。又、切換回路２
０は書込み回路２１に対して切換接続し、この書込み回
路２１を行及び列の各切換制御部４、５に対して接続す
る。
【００２９】この状態に書込み回路２１は、「１」又は
「０」のデータに応じて抗電界ｅcを発生する電圧より
高い電圧、又は抗電界−ｅc を発生する電圧より低い電
圧を出力する。
「０」のデータに応じて抗電界ｅcを発生する電圧より
高い電圧、又は抗電界−ｅc を発生する電圧より低い電
圧を出力する。
【００３０】ここで、抗電界ｅc を発生する電圧より高
い電圧が各ストライプ電極２、３を通してメモリセル１
ａに加わると、このメモリセル１ａには分極が生じる。
この分極は、電圧印加をなくしても残留分極Ｐk として
残る。これにより、メモリセル１ａには残留分極Ｐk が
データ「０」として書き込まれる。
い電圧が各ストライプ電極２、３を通してメモリセル１
ａに加わると、このメモリセル１ａには分極が生じる。
この分極は、電圧印加をなくしても残留分極Ｐk として
残る。これにより、メモリセル１ａには残留分極Ｐk が
データ「０」として書き込まれる。
【００３１】又、抗電界−ｅc を発生する電圧より低い
電圧が各ストライプ電極２、３を通してメモリセル１ｂ
に加わると、このメモリセル１ｂには残留分極Ｐk とは
反対方向の分極が生じ、これが残留分極−Ｐk として残
る。これにより、メモリセル１ａには残留分極−Ｐk が
データ「１」として書き込まれる。
電圧が各ストライプ電極２、３を通してメモリセル１ｂ
に加わると、このメモリセル１ｂには残留分極Ｐk とは
反対方向の分極が生じ、これが残留分極−Ｐk として残
る。これにより、メモリセル１ａには残留分極−Ｐk が
データ「１」として書き込まれる。
【００３２】一方、切換回路２０の切換接続により読出
し回路２２が行及び列の各切換制御部４、５に接続され
ると、読出し回路２２は図７に示すドライブ波形信号を
各ストライプ電極２、３に加える。このとき、抗電界ｅ
c を発生する電圧よりも低い正の振幅ｅ0 がメモリセル
１ａに加わると、データ「０」の残留分極Ｐk に応じた
大きさの電流が流れる。このとき、検出回路２３はこの
電流の大きさを検出してデータ「０」を判定する。
し回路２２が行及び列の各切換制御部４、５に接続され
ると、読出し回路２２は図７に示すドライブ波形信号を
各ストライプ電極２、３に加える。このとき、抗電界ｅ
c を発生する電圧よりも低い正の振幅ｅ0 がメモリセル
１ａに加わると、データ「０」の残留分極Ｐk に応じた
大きさの電流が流れる。このとき、検出回路２３はこの
電流の大きさを検出してデータ「０」を判定する。
【００３３】ところで、強誘電体膜１は図２に示すヒス
テリシス特性を有しているので、各残留分極Ｐk 、−Ｐ
k における各電界、つまり正の振幅ｅ0 及び負の振幅ｅ
1 で発生する各電界に対する微分誘電率（ヒステリシス
の傾き）に大きな差があるため、その出力電流の大きさ
には大きな差が生じる。しかるに、検出回路２３はこの
電流の大きさを検出してデータ「０」を判定する。
テリシス特性を有しているので、各残留分極Ｐk 、−Ｐ
k における各電界、つまり正の振幅ｅ0 及び負の振幅ｅ
1 で発生する各電界に対する微分誘電率（ヒステリシス
の傾き）に大きな差があるため、その出力電流の大きさ
には大きな差が生じる。しかるに、検出回路２３はこの
電流の大きさを検出してデータ「０」を判定する。
【００３４】又、負の振幅ｅ1 がメモリセル２ａの各ス
プライト電極２、３に加わると、データ「１」の残留分
極−Ｐk に応じた大きさの電流が流れる。このとき、検
出回路２３はこの電流の大きさを検出してデータ「１」
を判定する。
プライト電極２、３に加わると、データ「１」の残留分
極−Ｐk に応じた大きさの電流が流れる。このとき、検
出回路２３はこの電流の大きさを検出してデータ「１」
を判定する。
【００３５】この場合、上記ドライブ波形信号の正の振
幅ｅ0 及び負の振幅ｅ1 は上記関係に設定されているの
で、残留分極Ｐk 、−Ｐk を減極する方向にも電圧が印
加されるが、正弦波電圧である為、実際には減極するこ
とはない。従って、抗電界ｅc よりも低い電界を加えれ
ば、分極状態が反転したり破壊することはない。
幅ｅ0 及び負の振幅ｅ1 は上記関係に設定されているの
で、残留分極Ｐk 、−Ｐk を減極する方向にも電圧が印
加されるが、正弦波電圧である為、実際には減極するこ
とはない。従って、抗電界ｅc よりも低い電界を加えれ
ば、分極状態が反転したり破壊することはない。
【００３６】このように上記一実施例によれば、強誘電
体膜１を挟む各ストライプ電極２、３に対し抗電界ｅc
を発生する電圧よりも高い電圧を印加して強誘電体膜１
にデータを記憶し、一方、各ストライプ電極２、３に対
し抗電界ｅc を発生する電圧よりも低い電圧を印加して
強誘電体膜１のデータを読み出すようにしたので、強誘
電体膜１に書き込まれたデータを破壊せずに読み出すこ
とができ、かつ強誘電体膜１の残留分極が小さくなるこ
ともなくメモリとして性能が劣化することなく長い寿命
を持つことができる。又、データ読み出しの電圧を抗電
界ｅc を生じる電圧よりも低い電圧を印加するので、各
メモリセルのストロークの改善でき、さらに使用に伴う
ファティーグによる性能劣化がない。なお、本発明は上
記一実施例に限定されるものでなくその要旨を変更しな
い範囲で変形してもよい。
体膜１を挟む各ストライプ電極２、３に対し抗電界ｅc
を発生する電圧よりも高い電圧を印加して強誘電体膜１
にデータを記憶し、一方、各ストライプ電極２、３に対
し抗電界ｅc を発生する電圧よりも低い電圧を印加して
強誘電体膜１のデータを読み出すようにしたので、強誘
電体膜１に書き込まれたデータを破壊せずに読み出すこ
とができ、かつ強誘電体膜１の残留分極が小さくなるこ
ともなくメモリとして性能が劣化することなく長い寿命
を持つことができる。又、データ読み出しの電圧を抗電
界ｅc を生じる電圧よりも低い電圧を印加するので、各
メモリセルのストロークの改善でき、さらに使用に伴う
ファティーグによる性能劣化がない。なお、本発明は上
記一実施例に限定されるものでなくその要旨を変更しな
い範囲で変形してもよい。
【００３７】
【発明の効果】以上詳記したように本発明によれば、メ
モリとして長い寿命を有し、かつ非破壊読み出しでデー
タを読み出しできる高集積化に適した強誘電体メモリを
提供できる。
モリとして長い寿命を有し、かつ非破壊読み出しでデー
タを読み出しできる高集積化に適した強誘電体メモリを
提供できる。
【図１】本発明に係わる強誘電体メモリの一実施例を示
す構成図。
す構成図。
【図２】同強誘電体メモリのヒステリシス特性を示す
図。
図。
【図３】同強誘電体メモリを形成した第１強誘電体材料
のヒステリシス特性を示す図。
のヒステリシス特性を示す図。
【図４】同強誘電体メモリを形成した第２強誘電体材料
のヒステリシス特性を示す図。
のヒステリシス特性を示す図。
【図５】同強誘電体メモリの断面図。
【図６】同強誘電体メモリの断面図。
【図７】同強誘電体メモリの読出し回路から出力される
ドライブ波形を示す図。
ドライブ波形を示す図。
１…強誘電体膜、２，３…マトリックス状電極、４…行
切換制御部、５…列切換制御部、１０…第１強誘電体材
料、１１…第２強誘電体材料、２０…切換回路、２１…
書込み回路、２２…読出し回路、２３…検出回路。
切換制御部、５…列切換制御部、１０…第１強誘電体材
料、１１…第２強誘電体材料、２０…切換回路、２１…
書込み回路、２２…読出し回路、２３…検出回路。
Claims (1)
- 【請求項１】 残留分極及び抗電界がそれぞれ異なる少
なくとも２つの強誘電体材料を合わせて形成した強誘電
体膜と、この強誘電体膜を挟んで対向配置された各電極
とを備えたことを特徴とする強誘電体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2273592A JPH05218445A (ja) | 1992-02-07 | 1992-02-07 | 強誘電体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2273592A JPH05218445A (ja) | 1992-02-07 | 1992-02-07 | 強誘電体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218445A true JPH05218445A (ja) | 1993-08-27 |
Family
ID=12090992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2273592A Withdrawn JPH05218445A (ja) | 1992-02-07 | 1992-02-07 | 強誘電体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218445A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2009530A2 (en) | 2007-05-24 | 2008-12-31 | Fanuc Ltd | Numerical controller having function of resuming look-ahead of block |
-
1992
- 1992-02-07 JP JP2273592A patent/JPH05218445A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2009530A2 (en) | 2007-05-24 | 2008-12-31 | Fanuc Ltd | Numerical controller having function of resuming look-ahead of block |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |