JPH05218452A - 静電誘導型半導体装置 - Google Patents
静電誘導型半導体装置Info
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- JPH05218452A JPH05218452A JP1554792A JP1554792A JPH05218452A JP H05218452 A JPH05218452 A JP H05218452A JP 1554792 A JP1554792 A JP 1554792A JP 1554792 A JP1554792 A JP 1554792A JP H05218452 A JPH05218452 A JP H05218452A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 エピタキシャル層を極限まで薄く形成してＳ
ＩＴの高電流増幅率を維持しながら高耐圧を得、逆バイ
アス電圧印加時のブレークダウンによるソース接合の破
壊を防止する。 【構成】 ゲート電極下部のＰ+ 型ガードリング領域近
傍のＰ+ 型ゲート領域２５＃に、Ｐ- 型チャネル領域２
７及びＮ+ 型ソース領域２８と同導電型且つ同様構造の
Ｐ- 型不純物含有領域３７及びＮ+ 型不純物含有領域３
８とを設ける。Ｎ + 型不純物含有領域３８はストライプ
形状としチャネル領域２７及びソース領域２８を取り囲
むように設け、さらにゲート電極と接続する。逆バイア
ス時、ブレークダウンにより発生する電流は、上記Ｎ+
型不純物含有領域３８に流れ込み、有効半導体領域の近
傍Ｎ+ 型ソース領域２８には流れ込まない。よって、微
細構造であるソース接合の破壊は起こらない。
ＩＴの高電流増幅率を維持しながら高耐圧を得、逆バイ
アス電圧印加時のブレークダウンによるソース接合の破
壊を防止する。 【構成】 ゲート電極下部のＰ+ 型ガードリング領域近
傍のＰ+ 型ゲート領域２５＃に、Ｐ- 型チャネル領域２
７及びＮ+ 型ソース領域２８と同導電型且つ同様構造の
Ｐ- 型不純物含有領域３７及びＮ+ 型不純物含有領域３
８とを設ける。Ｎ + 型不純物含有領域３８はストライプ
形状としチャネル領域２７及びソース領域２８を取り囲
むように設け、さらにゲート電極と接続する。逆バイア
ス時、ブレークダウンにより発生する電流は、上記Ｎ+
型不純物含有領域３８に流れ込み、有効半導体領域の近
傍Ｎ+ 型ソース領域２８には流れ込まない。よって、微
細構造であるソース接合の破壊は起こらない。
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧、高電流増幅率
を要求される静電誘導型半導体装置に係り、特には、エ
ピタキシャル層を極限まで薄く形成してＳＩＴの高電流
増幅率を維持しながら高耐圧を得るようにした静電誘導
型半導体装置に関する。
を要求される静電誘導型半導体装置に係り、特には、エ
ピタキシャル層を極限まで薄く形成してＳＩＴの高電流
増幅率を維持しながら高耐圧を得るようにした静電誘導
型半導体装置に関する。
【０００２】
【従来の技術】一般に、静電誘導トランジスタ（Static
Induction Transistor 、以下ＳＩＴという）において
は、特徴的に有する高電流増幅率（さらに、低オン電
圧）を維持するために、エピタキシャル層の厚さと電流
増幅率との間に反比例関係があることに基づき、該エピ
タキシャル層を可能な限り薄く形成して素子耐圧（ＢＶ
DS S ) を設定することが行われる。また、ゲート周辺の
曲率半径を大きくして高耐圧を得る等の目的で、有効半
導体領域の外周部にガードリングと呼ばれる領域を設け
ることが行われている。
Induction Transistor 、以下ＳＩＴという）において
は、特徴的に有する高電流増幅率（さらに、低オン電
圧）を維持するために、エピタキシャル層の厚さと電流
増幅率との間に反比例関係があることに基づき、該エピ
タキシャル層を可能な限り薄く形成して素子耐圧（ＢＶ
DS S ) を設定することが行われる。また、ゲート周辺の
曲率半径を大きくして高耐圧を得る等の目的で、有効半
導体領域の外周部にガードリングと呼ばれる領域を設け
ることが行われている。
【０００３】図３は、ガードリングが設けられた従来の
ＳＩＴを構成する半導体チップの、外周部付近の内部構
造を示す要部断面図である。同図に示すように、上記従
来のＳＩＴを構成する半導体チップ１は、Ｎ+ 型シリコ
ン基板２と、該Ｎ+ 型シリコン基板２の上方にエピタキ
シャル成長を施して形成されるＮ- 型エピタキシャル層
３を母体として形成されている。
ＳＩＴを構成する半導体チップの、外周部付近の内部構
造を示す要部断面図である。同図に示すように、上記従
来のＳＩＴを構成する半導体チップ１は、Ｎ+ 型シリコ
ン基板２と、該Ｎ+ 型シリコン基板２の上方にエピタキ
シャル成長を施して形成されるＮ- 型エピタキシャル層
３を母体として形成されている。
【０００４】そして、半導体チップ１の上方部には、Ｎ
- 型エピタキシャル層３の表面を酸化して成る所定の膜
厚のシリコン酸化幕（Ｓi Ｏ2 ）４が選択的に形成され
ている。また、該シリコン酸化幕４の形成と除去を繰り
返しながら上方からイオン打ち込み等を選択的に施すこ
とによって、Ｎ- 型エピタキシャル層３の上方には、Ｐ
型不純物を高濃度に含有して成る複数のＰ+ 型ゲート領
域５と、Ｐ型不純物を高濃度に含有して成るＰ+ 型ガー
ドリング領域６とが所定の深度にまで形成されている。
- 型エピタキシャル層３の表面を酸化して成る所定の膜
厚のシリコン酸化幕（Ｓi Ｏ2 ）４が選択的に形成され
ている。また、該シリコン酸化幕４の形成と除去を繰り
返しながら上方からイオン打ち込み等を選択的に施すこ
とによって、Ｎ- 型エピタキシャル層３の上方には、Ｐ
型不純物を高濃度に含有して成る複数のＰ+ 型ゲート領
域５と、Ｐ型不純物を高濃度に含有して成るＰ+ 型ガー
ドリング領域６とが所定の深度にまで形成されている。
【０００５】さらに、上記複数のＰ+ 型ゲート領域５の
各々の領域間には、上例と同様なイオン打ち込み等によ
りＰ型不純物を低濃度に含有して成るＰ- 型チャネル領
域７が複数形成され、該Ｐ- 型チャネル領域７の上層に
は同様にイオン打ち込み等によりＮ型不純物を高濃度に
含有して成るＮ+ 型ソース領域８が形成されている。
各々の領域間には、上例と同様なイオン打ち込み等によ
りＰ型不純物を低濃度に含有して成るＰ- 型チャネル領
域７が複数形成され、該Ｐ- 型チャネル領域７の上層に
は同様にイオン打ち込み等によりＮ型不純物を高濃度に
含有して成るＮ+ 型ソース領域８が形成されている。
【０００６】上記において、Ｐ- 型チャネル領域７，Ｐ
+ 型ゲート領域５，Ｐ+ 型ガードリング領域６は、半導
体チップ１の平面外周方向に対して深度が段階的に深く
なるように連続的に形成されている。そして、Ｐ+ 型ゲ
ート領域５，Ｐ- 型チャネル領域７，Ｎ+ 型ソース領域
８は有効半導体領域となっている。該有効半導体領域の
外周部には、Ｐ+ 型ガードリング領域６が半導体装置の
耐圧特性を向上させる等の目的から設けられ、有効半導
体領域の何れの領域よりも深い深度で形成されている。
よって、該Ｐ+ 型ガードリング領域６下方のＮ- 型エピ
タキシャル層３は、他の不純物領域下方の部分に較べて
薄くなっている。
+ 型ゲート領域５，Ｐ+ 型ガードリング領域６は、半導
体チップ１の平面外周方向に対して深度が段階的に深く
なるように連続的に形成されている。そして、Ｐ+ 型ゲ
ート領域５，Ｐ- 型チャネル領域７，Ｎ+ 型ソース領域
８は有効半導体領域となっている。該有効半導体領域の
外周部には、Ｐ+ 型ガードリング領域６が半導体装置の
耐圧特性を向上させる等の目的から設けられ、有効半導
体領域の何れの領域よりも深い深度で形成されている。
よって、該Ｐ+ 型ガードリング領域６下方のＮ- 型エピ
タキシャル層３は、他の不純物領域下方の部分に較べて
薄くなっている。
【０００７】さらに、上記半導体チップ１には、シリコ
ン酸化膜４の開口部から露出するＰ + 型ゲート領域５と
Ｐ+ ガードリング領域６との表面及びその周辺のシリコ
ン酸化幕４に対して、真空蒸着等の手法により例えばＡ
ｌ材を用いてゲート電極９が形成されている。
ン酸化膜４の開口部から露出するＰ + 型ゲート領域５と
Ｐ+ ガードリング領域６との表面及びその周辺のシリコ
ン酸化幕４に対して、真空蒸着等の手法により例えばＡ
ｌ材を用いてゲート電極９が形成されている。
【０００８】さらに、有効半導体領域のシリコン酸化膜
４の開口部から露出する複数のＮ+型ソース領域８の表
面とその周辺及びＰ+ 型ゲート領域５上のシリコン酸化
幕４に対して、導電膜として不純物を含有して成るドー
プト・ポリシリコン（dopedPoly-Silicon、以下同じ）
膜１０が設置され、その上部に上例と同様な真空蒸着等
の手法により例えばＡｌ材を用いてソース電極１１が形
成されている。
４の開口部から露出する複数のＮ+型ソース領域８の表
面とその周辺及びＰ+ 型ゲート領域５上のシリコン酸化
幕４に対して、導電膜として不純物を含有して成るドー
プト・ポリシリコン（dopedPoly-Silicon、以下同じ）
膜１０が設置され、その上部に上例と同様な真空蒸着等
の手法により例えばＡｌ材を用いてソース電極１１が形
成されている。
【０００９】そして、Ｎ+ 型シリコン基板２の裏面一帯
には、適宜の電極材を用いてドレイン電極１２が設置さ
れている。これにより、ＳＩＴとしての機能を具備する
半導体チップ１が構成されている。
には、適宜の電極材を用いてドレイン電極１２が設置さ
れている。これにより、ＳＩＴとしての機能を具備する
半導体チップ１が構成されている。
【００１０】上記構成のＳＩＴは、ノーマリオフ型のＳ
ＩＴであり、ゲート電極９とソース電極１１間に所定の
電圧値以上の順方向バイアス電圧を加えない場合は、上
記Ｐ - 型チャネル領域７は全て空乏化されており、ソー
ス−ドレイン間には電流が流れないようになっている。
ＩＴであり、ゲート電極９とソース電極１１間に所定の
電圧値以上の順方向バイアス電圧を加えない場合は、上
記Ｐ - 型チャネル領域７は全て空乏化されており、ソー
ス−ドレイン間には電流が流れないようになっている。
【００１１】ところで、ＳＩＴの特性や規格等を決定す
るための試験として逆バイアス試験が実施されることが
ある。例えば、ＳＩＴの耐圧特性の良否を判断するた
め、ドレイン−ソース間のブレークダウン電圧（ＢＶ
DSS ) の測定を行う場合には、図３に示すようにゲート
電極９とソース電極１１を外部で短絡して共通接地して
おき、ドレイン電極１２にはプラス電圧が印加される。
るための試験として逆バイアス試験が実施されることが
ある。例えば、ＳＩＴの耐圧特性の良否を判断するた
め、ドレイン−ソース間のブレークダウン電圧（ＢＶ
DSS ) の測定を行う場合には、図３に示すようにゲート
電極９とソース電極１１を外部で短絡して共通接地して
おき、ドレイン電極１２にはプラス電圧が印加される。
【００１２】この場合、Ｐ+ 型ゲート領域５及びＰ+ 型
ガードリング領域６とＮ- 型エピタキシャル層３との接
合が逆バイアスされるので、その接合両側、特に不純物
濃度の低いＮ- 型エピタキシャル層３内に空乏化領域が
広く形成される。逆方向バイアス電圧値をさらに増加し
ていき所定電圧になると、上記空乏化領域はＮ- 型エピ
タキシャル層３とＮ+ 型基板２との界面２ａに達してし
まう。尚、図３には、空乏層１３が上記界面２ａに到達
し、アバランシェブレークダウンしている様子を示して
いる。
ガードリング領域６とＮ- 型エピタキシャル層３との接
合が逆バイアスされるので、その接合両側、特に不純物
濃度の低いＮ- 型エピタキシャル層３内に空乏化領域が
広く形成される。逆方向バイアス電圧値をさらに増加し
ていき所定電圧になると、上記空乏化領域はＮ- 型エピ
タキシャル層３とＮ+ 型基板２との界面２ａに達してし
まう。尚、図３には、空乏層１３が上記界面２ａに到達
し、アバランシェブレークダウンしている様子を示して
いる。
【００１３】同図に示されるように、Ｐ+ 型ガードリン
グ領域６は、有効半導体領域の何れよりも深度が深く形
成されているから、ブレークダウンはこのガードリング
部分で起こる。このときのブレークダウン電流は、矢印
に示す経路を流れるようになる。
グ領域６は、有効半導体領域の何れよりも深度が深く形
成されているから、ブレークダウンはこのガードリング
部分で起こる。このときのブレークダウン電流は、矢印
に示す経路を流れるようになる。
【００１４】
【発明が解決しようとする課題】ブレークダウンによる
アバランシェ電流（ＩDSS ）が大きくなると、ゲート電
極９下部のＰ+ 型領域の抵抗（ＲG ）分により電圧降下
が起こり、Ｐ+ 型ガードリング領域６に最も近いＰ+ 型
ゲート領域５，Ｐ- 型チャネル領域７（以下、近傍Ｐ+
型ゲート領域５＃，近傍Ｐ- 型チャネル領域７＃で示
す）の電位が上昇し、該近傍Ｐ- 型チャネル７＃のみゲ
ートオープンに近い状態となる。
アバランシェ電流（ＩDSS ）が大きくなると、ゲート電
極９下部のＰ+ 型領域の抵抗（ＲG ）分により電圧降下
が起こり、Ｐ+ 型ガードリング領域６に最も近いＰ+ 型
ゲート領域５，Ｐ- 型チャネル領域７（以下、近傍Ｐ+
型ゲート領域５＃，近傍Ｐ- 型チャネル領域７＃で示
す）の電位が上昇し、該近傍Ｐ- 型チャネル７＃のみゲ
ートオープンに近い状態となる。
【００１５】このように、ゲートオープンに近い状態に
なると、上記近傍Ｐ- 型チャネル領域７＃及び該近傍Ｐ
- 型チャネル領域７＃上層に形成されたＮ+ 型ソース領
域８（以下、近傍Ｎ+ 型ソース領域８＃で示す）に、瞬
時、局所的に過大電流が流れてしまう。この経路で電流
が流れることにより、結果的にこの部分がオンしてしま
う。通常、ＳＩＴは、ブレークダウン電圧がＢＶDSS ＞
ＢＶDSO という関係にあり、近傍Ｎ+ 型ソース領域８＃
に局所的に過大電流が流れる際には素子耐圧がＢＶ DSO
と同程度の値まで下がったと同じ状態となっている。こ
の間の事情は図４に示すＳＩＴのＩ−Ｖ特性より明らか
である。即ち、同図において、矢印ｃで示される部分は
ブレークダウンの発生を示し、また矢印ｄで示されるよ
うに所定電流値以上流すと局所的に熱破壊が起こる（Ｂ
ＶDSO 測定と同様の状態の発生）ことを示している。
なると、上記近傍Ｐ- 型チャネル領域７＃及び該近傍Ｐ
- 型チャネル領域７＃上層に形成されたＮ+ 型ソース領
域８（以下、近傍Ｎ+ 型ソース領域８＃で示す）に、瞬
時、局所的に過大電流が流れてしまう。この経路で電流
が流れることにより、結果的にこの部分がオンしてしま
う。通常、ＳＩＴは、ブレークダウン電圧がＢＶDSS ＞
ＢＶDSO という関係にあり、近傍Ｎ+ 型ソース領域８＃
に局所的に過大電流が流れる際には素子耐圧がＢＶ DSO
と同程度の値まで下がったと同じ状態となっている。こ
の間の事情は図４に示すＳＩＴのＩ−Ｖ特性より明らか
である。即ち、同図において、矢印ｃで示される部分は
ブレークダウンの発生を示し、また矢印ｄで示されるよ
うに所定電流値以上流すと局所的に熱破壊が起こる（Ｂ
ＶDSO 測定と同様の状態の発生）ことを示している。
【００１６】上述のように、ＳＩＴの高電流増幅率（ま
た低オン電圧）という特性を維持するために、エピタキ
シャル層の厚さを可能な限り薄くして素子耐圧（ＢＶ
DSS ）を設定したいのであるが、エピタキシャル層を過
度に薄く形成してしまうと、上記のように空乏層が逆バ
イアス電圧値が低い状態でも基板に到達してブレークダ
ウンを起こし、アバランシェ電流が流れることにより他
の半導体領域に較べて微細構造であるＳＩＴのソース接
合（特にガードリング近傍の有効半導体領域のソース接
合）が破壊される恐れがあるという問題を有していたの
である。
た低オン電圧）という特性を維持するために、エピタキ
シャル層の厚さを可能な限り薄くして素子耐圧（ＢＶ
DSS ）を設定したいのであるが、エピタキシャル層を過
度に薄く形成してしまうと、上記のように空乏層が逆バ
イアス電圧値が低い状態でも基板に到達してブレークダ
ウンを起こし、アバランシェ電流が流れることにより他
の半導体領域に較べて微細構造であるＳＩＴのソース接
合（特にガードリング近傍の有効半導体領域のソース接
合）が破壊される恐れがあるという問題を有していたの
である。
【００１７】本発明は、こうした実情に鑑みて為された
ものであって、その目的は、エピタキシャル層を極限ま
で薄く形成しても、ブレークダウンによるソース接合破
壊を防止できるような静電誘導型半導体装置を提供する
ことにある。
ものであって、その目的は、エピタキシャル層を極限ま
で薄く形成しても、ブレークダウンによるソース接合破
壊を防止できるような静電誘導型半導体装置を提供する
ことにある。
【００１８】
【課題を解決するための手段】本発明は、第１導電型の
半導体層の一主面近傍に形成された第２導電型のゲート
領域と、前記第１導電型の半導体層の前記主面近傍で前
記ゲート領域の間に形成された第２導電型のチャネル領
域と、該チャネル領域の上層に形成された第１導電型の
ソース領域と、前記第１導電型の半導体層の前記主面近
傍の外周部に前記チャネル領域と前記ソース領域に対し
該チャネル領域より深い深度で周回状に形成された第２
導電型の半導体領域と、前記第１導電型の半導体層の他
方の主面に形成された第１導電型のドレイン領域とを備
え、前記第１導電型の半導体層の各主面に各々所定の電
極が設置された静電誘導型半導体装置において、前記第
２導電型の半導体領域に最も近い前記ゲート領域の上層
に、前記チャネル領域と前記ソース領域とで形成される
構造と同構造の第２導電型の不純物含有領域と第１導電
型の不純物含有領域から成る構造を設け、該第１導電型
の不純物含有領域は前記チャネル領域及び前記ソース領
域を周回してストライプ状に設置されるとともにゲート
電極と電気的に接続されて成ることを特徴とするもので
ある。
半導体層の一主面近傍に形成された第２導電型のゲート
領域と、前記第１導電型の半導体層の前記主面近傍で前
記ゲート領域の間に形成された第２導電型のチャネル領
域と、該チャネル領域の上層に形成された第１導電型の
ソース領域と、前記第１導電型の半導体層の前記主面近
傍の外周部に前記チャネル領域と前記ソース領域に対し
該チャネル領域より深い深度で周回状に形成された第２
導電型の半導体領域と、前記第１導電型の半導体層の他
方の主面に形成された第１導電型のドレイン領域とを備
え、前記第１導電型の半導体層の各主面に各々所定の電
極が設置された静電誘導型半導体装置において、前記第
２導電型の半導体領域に最も近い前記ゲート領域の上層
に、前記チャネル領域と前記ソース領域とで形成される
構造と同構造の第２導電型の不純物含有領域と第１導電
型の不純物含有領域から成る構造を設け、該第１導電型
の不純物含有領域は前記チャネル領域及び前記ソース領
域を周回してストライプ状に設置されるとともにゲート
電極と電気的に接続されて成ることを特徴とするもので
ある。
【００１９】
【作用】本発明においては、第２導電型の半導体領域内
側で該領域に最も近い第２導電型のゲート領域の上層
に、第２導電型のチャネル領域と第１導電型のソース領
域とで形成される構造と同構造の第２導電型の不純物含
有領域と第１導電型の不純物含有領域からなる構造を設
け、該第１導電型の不純物含有領域は前記第２導電型の
半導体領域と同様に前記チャネル領域及び前記ソース領
域を周回してストライプ状に設置されるとともに、ゲー
ト電極と電気的に接続される。
側で該領域に最も近い第２導電型のゲート領域の上層
に、第２導電型のチャネル領域と第１導電型のソース領
域とで形成される構造と同構造の第２導電型の不純物含
有領域と第１導電型の不純物含有領域からなる構造を設
け、該第１導電型の不純物含有領域は前記第２導電型の
半導体領域と同様に前記チャネル領域及び前記ソース領
域を周回してストライプ状に設置されるとともに、ゲー
ト電極と電気的に接続される。
【００２０】このような構成であるから、ゲート電極と
ドレイン電極間に逆バイアス電圧を印加して該逆バイア
ス電圧値を増加してゆくと、ブレークダウンを起こし、
第２導電型の半導体領域にアバランシェ電流が流れる。
ドレイン電極間に逆バイアス電圧を印加して該逆バイア
ス電圧値を増加してゆくと、ブレークダウンを起こし、
第２導電型の半導体領域にアバランシェ電流が流れる。
【００２１】アバランシェ電流の増大により第２導電型
の半導体領域近傍の第２導電型のゲート領域及び第２導
電型の不純物含有領域の電位が上昇し、第１導電型の不
純物含有領域に局所的に過大電流が流れる。該第１導電
型の不純物含有領域に流れ込んだ電流は、ゲート電極を
介し外部に流れ出る。
の半導体領域近傍の第２導電型のゲート領域及び第２導
電型の不純物含有領域の電位が上昇し、第１導電型の不
純物含有領域に局所的に過大電流が流れる。該第１導電
型の不純物含有領域に流れ込んだ電流は、ゲート電極を
介し外部に流れ出る。
【００２２】従って、ブレークダウンが起きたことによ
り第２導電型の半導体領域近傍のゲート電極下の領域の
電位が上昇することに基づく電流は、広い面積を有する
ストライブ状の第１導電型の不純物含有領域に流れ込
み、有効半導体領域のソース領域には流れ込まない。ゆ
えに、微細構造であるソース接合がブレークダウンによ
って破壊されることはない。
り第２導電型の半導体領域近傍のゲート電極下の領域の
電位が上昇することに基づく電流は、広い面積を有する
ストライブ状の第１導電型の不純物含有領域に流れ込
み、有効半導体領域のソース領域には流れ込まない。ゆ
えに、微細構造であるソース接合がブレークダウンによ
って破壊されることはない。
【００２３】
【実施例】以下、本発明の一実施例について、図面を参
照して説明する。先ず、図１は、本発明のノーマリオフ
型のＳＩＴを構成する半導体チップの外周部付近の内部
構造を示す要部断面図であり、図２は、図１の断面図に
半導体チップの表面構成を加えて示す一部省略要部断面
的斜視図である。
照して説明する。先ず、図１は、本発明のノーマリオフ
型のＳＩＴを構成する半導体チップの外周部付近の内部
構造を示す要部断面図であり、図２は、図１の断面図に
半導体チップの表面構成を加えて示す一部省略要部断面
的斜視図である。
【００２４】図１及び図２に示すように、本実施例のＳ
ＩＴを構成する半導体チップ２１は、図３に示す従来の
ＳＩＴと同様に、Ｎ+ 型シリコン基板２２と、該Ｎ+ 型
シリコン基板２２の上方にエピタキシャル成長を施して
形成されるＮ- 型エピタキシャル層２３を母体として形
成されている。
ＩＴを構成する半導体チップ２１は、図３に示す従来の
ＳＩＴと同様に、Ｎ+ 型シリコン基板２２と、該Ｎ+ 型
シリコン基板２２の上方にエピタキシャル成長を施して
形成されるＮ- 型エピタキシャル層２３を母体として形
成されている。
【００２５】そして、半導体チップ２１の上方部には、
Ｎ- 型エピタキシャル層２３の表面を酸化して成る所定
の膜厚のシリコン酸化膜（Ｓi Ｏ2 ）２４が選択的に形
成されている。該シリコン酸化膜２４の形成と除去を繰
り返しながら上方からイオン打ち込み等を選択的に施す
ことによって、以下に示すような各種領域がＮ- 型エピ
タキシャル層２３の上層に形成されている。
Ｎ- 型エピタキシャル層２３の表面を酸化して成る所定
の膜厚のシリコン酸化膜（Ｓi Ｏ2 ）２４が選択的に形
成されている。該シリコン酸化膜２４の形成と除去を繰
り返しながら上方からイオン打ち込み等を選択的に施す
ことによって、以下に示すような各種領域がＮ- 型エピ
タキシャル層２３の上層に形成されている。
【００２６】即ち、Ｎ- 型エピタキシャル層２３の要部
上層には、Ｐ型不純物を高濃度に含有して成る複数のＰ
+ 型ゲート領域２５と、Ｐ型不純物を高濃度に含有して
成るＰ+ 型ガードリング領域２６とが所定の深度にまで
形成されている。
上層には、Ｐ型不純物を高濃度に含有して成る複数のＰ
+ 型ゲート領域２５と、Ｐ型不純物を高濃度に含有して
成るＰ+ 型ガードリング領域２６とが所定の深度にまで
形成されている。
【００２７】さらに、上記複数のＰ+ 型ゲート領域２５
の各々の領域間には、上例と同様なイオン打ち込み等に
よりＰ型不純物を低濃度に含有して成るＰ- 型チャネル
領域２７が形成され、該Ｐ- 型チャネル領域２７の上層
には上例と同様なイオン打ち込み等によりＮ型不純物を
高濃度に含有して成るＮ+ 型ソース領域２８が形成され
ている。ここで、Ｐ+ 型ガードリング領域２６に最も近
いＰ- 型チャネル領域２７及びＮ+ 型ソース領域２８
を、各々近傍Ｐ- 型チャネル領域２７＃及び近傍Ｎ+ 型
ソース領域２８＃で示す。尚、ソース領域２８は図２の
ようにブロック状に形成されても、これと異なりストラ
イプ状に形成されても良い。
の各々の領域間には、上例と同様なイオン打ち込み等に
よりＰ型不純物を低濃度に含有して成るＰ- 型チャネル
領域２７が形成され、該Ｐ- 型チャネル領域２７の上層
には上例と同様なイオン打ち込み等によりＮ型不純物を
高濃度に含有して成るＮ+ 型ソース領域２８が形成され
ている。ここで、Ｐ+ 型ガードリング領域２６に最も近
いＰ- 型チャネル領域２７及びＮ+ 型ソース領域２８
を、各々近傍Ｐ- 型チャネル領域２７＃及び近傍Ｎ+ 型
ソース領域２８＃で示す。尚、ソース領域２８は図２の
ようにブロック状に形成されても、これと異なりストラ
イプ状に形成されても良い。
【００２８】上記において、Ｐ- 型チャネル領域２７，
Ｐ+ 型ゲート領域２５，Ｐ+ 型ガードリング領域２６
は、半導体チップ２１の表面外周方向に対して深度が段
階的に深くなるように連続的に形成されている。ここ
で、Ｐ+ 型ゲート領域２５，Ｐ-型チャネル領域２７，
Ｎ+ 型ソース領域２８は、このＳＩＴの主電流路を構成
するための有効半導体領域である。
Ｐ+ 型ゲート領域２５，Ｐ+ 型ガードリング領域２６
は、半導体チップ２１の表面外周方向に対して深度が段
階的に深くなるように連続的に形成されている。ここ
で、Ｐ+ 型ゲート領域２５，Ｐ-型チャネル領域２７，
Ｎ+ 型ソース領域２８は、このＳＩＴの主電流路を構成
するための有効半導体領域である。
【００２９】そして該有効半導体領域の外周部には、既
述したが、Ｐ+ 型ガードリング領域２６が半導体装置の
耐圧特性を向上させる等の目的から設けられており、有
効半導体領域の何れの領域よりも深い深度で形成されて
いる。よって、該Ｐ+ 型ガードリング領域２６下方のＮ
- 型エピタキシャル層２３は、他領域下方の部分に較べ
て薄くなっている。図２から明らかなように、このＰ+
型ガードリング領域２６は、Ｐ- 型チャネル領域２７及
びＮ+ 型ソース領域２８を取り囲むように周設されてい
る。
述したが、Ｐ+ 型ガードリング領域２６が半導体装置の
耐圧特性を向上させる等の目的から設けられており、有
効半導体領域の何れの領域よりも深い深度で形成されて
いる。よって、該Ｐ+ 型ガードリング領域２６下方のＮ
- 型エピタキシャル層２３は、他領域下方の部分に較べ
て薄くなっている。図２から明らかなように、このＰ+
型ガードリング領域２６は、Ｐ- 型チャネル領域２７及
びＮ+ 型ソース領域２８を取り囲むように周設されてい
る。
【００３０】また、Ｐ+ 型ガードリング領域２６に最も
近いＰ+ 型ゲート領域２５（以下、近傍Ｐ+ 型ゲート領
域２５＃で示す）には、上例と同様なイオン打ち込み等
により有効半導体領域のＰ- 型チャネル領域２７と同型
の不純物を低濃度に含有するＰ- 型不純物含有領域３７
が形成されている。そして、該Ｐ- 型不純物含有領域３
７上層には、上例と同様なイオン打ち込み等により有効
半導体領域のＮ+ 型ソース領域２８と同型の不純物を高
濃度に有するＮ+ 型不純物含有領域３８が形成されてい
る。
近いＰ+ 型ゲート領域２５（以下、近傍Ｐ+ 型ゲート領
域２５＃で示す）には、上例と同様なイオン打ち込み等
により有効半導体領域のＰ- 型チャネル領域２７と同型
の不純物を低濃度に含有するＰ- 型不純物含有領域３７
が形成されている。そして、該Ｐ- 型不純物含有領域３
７上層には、上例と同様なイオン打ち込み等により有効
半導体領域のＮ+ 型ソース領域２８と同型の不純物を高
濃度に有するＮ+ 型不純物含有領域３８が形成されてい
る。
【００３１】そして、上記半導体チップ２１には、シリ
コン酸化膜２４の開口部から露出するＮ+ 型不純物含有
領域３８の表面及びその周辺のシリコン酸化膜２４に対
して導電膜として不純物を含有して成るドープト・ポリ
シリコン膜４０が設置され、また、シリコン酸化膜２４
の開口部から露出する近傍Ｐ+ 型ゲート領域２５＃とＰ
+ 型ガードリング領域２６との表面及びその周辺のシリ
コン酸化膜２４、それに加えて上記ドープト・ポリシリ
コン膜４０の上面に対して、例えばＡｌ材を用いて上例
のような真空蒸着等の手法によりゲート電極２９が形成
されている。
コン酸化膜２４の開口部から露出するＮ+ 型不純物含有
領域３８の表面及びその周辺のシリコン酸化膜２４に対
して導電膜として不純物を含有して成るドープト・ポリ
シリコン膜４０が設置され、また、シリコン酸化膜２４
の開口部から露出する近傍Ｐ+ 型ゲート領域２５＃とＰ
+ 型ガードリング領域２６との表面及びその周辺のシリ
コン酸化膜２４、それに加えて上記ドープト・ポリシリ
コン膜４０の上面に対して、例えばＡｌ材を用いて上例
のような真空蒸着等の手法によりゲート電極２９が形成
されている。
【００３２】さらに、有効半導体りのシリコン酸化膜２
４の開口部から露出する複数のＮ+型ソース領域２８の
表面とその周辺及びＰ+ 型ゲート領域２５上の酸化膜２
４に対して、導電膜として不純物を含有して成るドープ
ト・ポリシリコン膜３０が設置され、その上部に例えば
Ａｌ材を用いて上例と同様な真空蒸着等の手法によりソ
ース電極３１が形成されている。
４の開口部から露出する複数のＮ+型ソース領域２８の
表面とその周辺及びＰ+ 型ゲート領域２５上の酸化膜２
４に対して、導電膜として不純物を含有して成るドープ
ト・ポリシリコン膜３０が設置され、その上部に例えば
Ａｌ材を用いて上例と同様な真空蒸着等の手法によりソ
ース電極３１が形成されている。
【００３３】そして、Ｎ型シリコン基板２２の裏面一帯
には、適宜の電極材を用いてドレイン電極３２が形成さ
れている。これにより、本発明の一実施例に係るノーマ
リオフ型のＳＩＴとしての機能を具備する半導体チップ
２１が構成されている。
には、適宜の電極材を用いてドレイン電極３２が形成さ
れている。これにより、本発明の一実施例に係るノーマ
リオフ型のＳＩＴとしての機能を具備する半導体チップ
２１が構成されている。
【００３４】上記本実施例に係るＳＩＴは、図３に示す
従来構成のＳＩＴに比較して、ゲート電極２９下部にあ
るＰ+ 型ガードリング領域２６の内側の近傍Ｐ+ 型ゲー
ト領域２５＃に、有効半導体領域のＰ- 型チャネル領域
２７及びＮ+ 型ソース領域２８と同様の構成で且つ同導
電型の不純物が含有されてなるＰ- 型不純物含有領域３
７及びＮ+ 型不純物含有領域３８が設けられ、該Ｎ+ 型
不純物含有領域３８はＰ+ 型ガードリング領域２６と同
様に有効半導体領域のＰ- 型チャネル領域２７及びＮ+
型ソース領域２８を取り囲むようにストライプ状に周設
されるとともに、ドープト・ポリシリコン膜４０を介し
てゲート電極２９に電気的に接続されている。
従来構成のＳＩＴに比較して、ゲート電極２９下部にあ
るＰ+ 型ガードリング領域２６の内側の近傍Ｐ+ 型ゲー
ト領域２５＃に、有効半導体領域のＰ- 型チャネル領域
２７及びＮ+ 型ソース領域２８と同様の構成で且つ同導
電型の不純物が含有されてなるＰ- 型不純物含有領域３
７及びＮ+ 型不純物含有領域３８が設けられ、該Ｎ+ 型
不純物含有領域３８はＰ+ 型ガードリング領域２６と同
様に有効半導体領域のＰ- 型チャネル領域２７及びＮ+
型ソース領域２８を取り囲むようにストライプ状に周設
されるとともに、ドープト・ポリシリコン膜４０を介し
てゲート電極２９に電気的に接続されている。
【００３５】本実施例は上記のように構成されているか
ら、ゲート電極２９とドレイン電極３２間に逆バイアス
電圧を印加して該逆バイアス電圧値を増加してゆくと、
空乏層がＮ- 型エピタキシャル層２３に拡がりさらにＮ
+ 型基板２２に到達してブレークダウンを起こす。この
とき、ゲート電極２９下部のＰ+ 型ガードリング領域２
６にアバランシェ電流が流れる。
ら、ゲート電極２９とドレイン電極３２間に逆バイアス
電圧を印加して該逆バイアス電圧値を増加してゆくと、
空乏層がＮ- 型エピタキシャル層２３に拡がりさらにＮ
+ 型基板２２に到達してブレークダウンを起こす。この
とき、ゲート電極２９下部のＰ+ 型ガードリング領域２
６にアバランシェ電流が流れる。
【００３６】そして、ブレークダウンによるアバランシ
ェ電流が大きくなると、ゲート電極２９下部の領域の抵
抗分により電圧降下が起こり、近傍Ｐ+ 型ゲート領域２
５＃及びＰ- 型不純物含有領域３７の電位が上昇し、該
Ｐ- 型不純物含有領域３７上層のＮ+ 型不純物含有領域
３８に局所的に過大電流が流れる。この間の事情は記述
したので重複説明しない。Ｎ+ 型不純物含有領域３８に
流れ込んだ電流は、ドープト・ポリシリコン膜４０及び
ゲート電極２９を介して外部に流れ出る。
ェ電流が大きくなると、ゲート電極２９下部の領域の抵
抗分により電圧降下が起こり、近傍Ｐ+ 型ゲート領域２
５＃及びＰ- 型不純物含有領域３７の電位が上昇し、該
Ｐ- 型不純物含有領域３７上層のＮ+ 型不純物含有領域
３８に局所的に過大電流が流れる。この間の事情は記述
したので重複説明しない。Ｎ+ 型不純物含有領域３８に
流れ込んだ電流は、ドープト・ポリシリコン膜４０及び
ゲート電極２９を介して外部に流れ出る。
【００３７】このとき、図３に示す従来構成のＳＩＴで
は、ゲートオープンに近い状態（素子耐圧が低下した状
態と同じ）となって、有効半導体領域の近傍Ｎ+ 型ソー
ス領域８＃（本実施例の近傍Ｎ+ 型ソース領域２８＃に
相当する）に、瞬時、局所的に電流が流れ、微細構造で
あるソース接合の破壊を起こしてしまい易かったが、本
実施例では、Ｐ+ 型ガードリング領域２６の内側のＰ+
型ゲート領域２５＃にストライプ状に比較的大きな面積
の領域に形成されたＮ+ 型不純物含有領域３８に電流が
流れ込む。従って、広い範囲に電流が流れるから局所的
に電流が集中されることはない。よって、ソース接合破
壊には結びつかない。
は、ゲートオープンに近い状態（素子耐圧が低下した状
態と同じ）となって、有効半導体領域の近傍Ｎ+ 型ソー
ス領域８＃（本実施例の近傍Ｎ+ 型ソース領域２８＃に
相当する）に、瞬時、局所的に電流が流れ、微細構造で
あるソース接合の破壊を起こしてしまい易かったが、本
実施例では、Ｐ+ 型ガードリング領域２６の内側のＰ+
型ゲート領域２５＃にストライプ状に比較的大きな面積
の領域に形成されたＮ+ 型不純物含有領域３８に電流が
流れ込む。従って、広い範囲に電流が流れるから局所的
に電流が集中されることはない。よって、ソース接合破
壊には結びつかない。
【００３８】以上のように、本実施例によれば、従来は
逆バイアス電圧印加時のブレークダウンの発生により微
細構造であるＳＩＴのソース接合破壊の防止のため、エ
ピタキシャル層をある限度までしか薄く形成できなかっ
たのに対して、エピタキシャル層を極限まで薄く形成し
てＳＩＴの高電流増幅率を維持しながら高耐圧を得るこ
とができ、逆バイアス電圧印加時のブレークダウンによ
る微細構造であるソース接合の破壊を防止することがで
きる。
逆バイアス電圧印加時のブレークダウンの発生により微
細構造であるＳＩＴのソース接合破壊の防止のため、エ
ピタキシャル層をある限度までしか薄く形成できなかっ
たのに対して、エピタキシャル層を極限まで薄く形成し
てＳＩＴの高電流増幅率を維持しながら高耐圧を得るこ
とができ、逆バイアス電圧印加時のブレークダウンによ
る微細構造であるソース接合の破壊を防止することがで
きる。
【００３９】尚、上記実施例は、表面ゲート型のＳＩＴ
への適用例であるが、埋め込みゲート型のＳＩＴにも適
用可能であり、その上、これらの両型のＳＩＴとは導電
型を逆にしたＳＩＴにも容易に適用可能である。
への適用例であるが、埋め込みゲート型のＳＩＴにも適
用可能であり、その上、これらの両型のＳＩＴとは導電
型を逆にしたＳＩＴにも容易に適用可能である。
【００４０】また、Ｓi デバイスに限らず、Ｇe または
Ｇa Ａs 等の化合物半導体であっても良い。さらに、上
記ＳＩＴと基本的に同様な構造、即ち、半導体チップの
上層に有効半導体領域とガードリングとを隣接させて設
けた構造を有するバイポーラ型トランジスタに対して
も、勿論適用可能である。
Ｇa Ａs 等の化合物半導体であっても良い。さらに、上
記ＳＩＴと基本的に同様な構造、即ち、半導体チップの
上層に有効半導体領域とガードリングとを隣接させて設
けた構造を有するバイポーラ型トランジスタに対して
も、勿論適用可能である。
【００４１】
【発明の効果】以上のように、本発明によれば、エピタ
キシャル層を極限まで薄く形成しＳＩＴの高電流増幅率
を維持しながら高耐圧を得ることができ、逆バイアス電
圧印加時のブレークダウンによる微細構造であるソース
接合の破壊を防止することができる。
キシャル層を極限まで薄く形成しＳＩＴの高電流増幅率
を維持しながら高耐圧を得ることができ、逆バイアス電
圧印加時のブレークダウンによる微細構造であるソース
接合の破壊を防止することができる。
【図１】本発明の一実施例のＳＩＴを構成する半導体チ
ップの外周部付近の内部構造を示す要部断面図である。
ップの外周部付近の内部構造を示す要部断面図である。
【図２】図１の断面図に半導体チップの表面構成を加え
て示す一部省略要部断面的斜視図である。
て示す一部省略要部断面的斜視図である。
【図３】従来のＳＩＴを構成する半導体チップの外周部
付近の内部構造を示す要部断面図である。
付近の内部構造を示す要部断面図である。
【図４】図３のＳＩＴのＩ−Ｖ特性の一例である。
２１ 半導体チップ ２２ Ｎ+ 型基板 ２３ Ｎ- 型エピタキシャル層 ２５ Ｐ+ 型ゲート領域 ２６ Ｐ+ 型ガードリング領域 ２７ Ｐ- 型チャネル領域 ２８ Ｎ+ 型ソース領域 ２９ ゲート電極 ３１ ソース電極 ３２ ドレイン電極 ３７ Ｐ- 型不純物含有領域 ３８ Ｎ+ 型不純物含有領域
Claims (1)
- 【請求項１】 第１導電型の半導体層の一主面近傍に形
成された第２導電型のゲート領域と、前記第１導電型の
半導体層の前記主面近傍で前記ゲート領域の間に形成さ
れた第２導電型のチャネル領域と、該チャネル領域の上
層に形成された第１導電型のソース領域と、前記第１導
電型の半導体層の前記主面近傍の外周部に前記チャネル
領域と前記ソース領域に対し該チャネル領域より深い深
度で周回状に形成された第２導電型の半導体領域と、前
記第１導電型の半導体層の他方の主面に形成された第１
導電型のドレイン領域とを備え、前記第１導電型の半導
体層の各主面に各々所定の電極が設置された静電誘導型
半導体装置において、 前記第２導電型の半導体領域に最も近い前記ゲート領域
の上層に、前記チャネル領域と前記ソース領域とで形成
される構造と同構造の第２導電型の不純物含有領域と第
１導電型の不純物含有領域から成る構造を設け、該第１
導電型の不純物含有領域は前記チャネル領域及び前記ソ
ース領域を周回してストライプ状に設置されるとともに
ゲート電極と電気的に接続されて成ることを特徴とする
静電誘導型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1554792A JPH05218452A (ja) | 1992-01-30 | 1992-01-30 | 静電誘導型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1554792A JPH05218452A (ja) | 1992-01-30 | 1992-01-30 | 静電誘導型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218452A true JPH05218452A (ja) | 1993-08-27 |
Family
ID=11891811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1554792A Withdrawn JPH05218452A (ja) | 1992-01-30 | 1992-01-30 | 静電誘導型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218452A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019541A1 (fr) * | 1998-09-30 | 2000-04-06 | Hitachi, Ltd. | Transistor a induction electrostatique |
| US6750477B2 (en) | 1998-09-30 | 2004-06-15 | Hitachi, Ltd. | Static induction transistor |
-
1992
- 1992-01-30 JP JP1554792A patent/JPH05218452A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019541A1 (fr) * | 1998-09-30 | 2000-04-06 | Hitachi, Ltd. | Transistor a induction electrostatique |
| US6750477B2 (en) | 1998-09-30 | 2004-06-15 | Hitachi, Ltd. | Static induction transistor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |