JPS59149056A - 縦型ｍｏｓトランジスタ - Google Patents
縦型ｍｏｓトランジスタInfo
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- JPS59149056A JPS59149056A JP58023198A JP2319883A JPS59149056A JP S59149056 A JPS59149056 A JP S59149056A JP 58023198 A JP58023198 A JP 58023198A JP 2319883 A JP2319883 A JP 2319883A JP S59149056 A JPS59149056 A JP S59149056A
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- Japan
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- well region
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- type well
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
- H10D84/148—VDMOS having built-in components the built-in components being breakdown diodes, e.g. Zener diodes
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、リーク電流の発生やブレークダウンによる
素子領域の破壊を防止するための改良を施した縦型ＭＯ
８ｌ−ランジスタに関する。
素子領域の破壊を防止するための改良を施した縦型ＭＯ
８ｌ−ランジスタに関する。
従来の縦型ＭＯ８ｌ−ランジスタとしては、例えば第１
図に示すような構造のものが良く知られている。同図に
示す縦型ＭＯ８Ｉ−ランジスタは、ドレイン電極３が接
合されるＮ生型（Ｎ型高濃度）の半導体基板４と、この
Ｎ十型基板４の上面に積層されたＮ−型（Ｎ型紙Ｓ度）
領域５と、このＮ−型領域５内に所定間隔をおいて複数
形成されたＰ型ウェル領域７と、このＰ型ウェル領域７
内に形成されたＮ中型ソース領域８と、このＮ中型ソー
ス領域８と実質的なドレイン領域となる上記Ｎ−型領域
５の双方にまたがった状態でゲート酸化膜９を介して形
成されたゲート電極１ｏとを具備してなるものである。
図に示すような構造のものが良く知られている。同図に
示す縦型ＭＯ８Ｉ−ランジスタは、ドレイン電極３が接
合されるＮ生型（Ｎ型高濃度）の半導体基板４と、この
Ｎ十型基板４の上面に積層されたＮ−型（Ｎ型紙Ｓ度）
領域５と、このＮ−型領域５内に所定間隔をおいて複数
形成されたＰ型ウェル領域７と、このＰ型ウェル領域７
内に形成されたＮ中型ソース領域８と、このＮ中型ソー
ス領域８と実質的なドレイン領域となる上記Ｎ−型領域
５の双方にまたがった状態でゲート酸化膜９を介して形
成されたゲート電極１ｏとを具備してなるものである。
また、ゲート電極１０の引き出し部分を除く上面部分が
ＰＳＧ膜１２で被覆されており、更にソース電極１１が
、Ｐ型ウェル領域内に形成されたＰ生型コンタクト領域
１３とＮ中型ソース領域８に接合するように形成されて
いる。
ＰＳＧ膜１２で被覆されており、更にソース電極１１が
、Ｐ型ウェル領域内に形成されたＰ生型コンタクト領域
１３とＮ中型ソース領域８に接合するように形成されて
いる。
この種のＭＯＳ ｌ−ランジスタでは、比較的高圧・大
電流のスイッチングを行なう必要性から、素子の耐圧を
向上させる工夫が種々なされており、例えば第１図に示
す如く、複数のＰ型ウェル領域７が形成された素子形成
領域の周囲にガードリングと呼ばれるＰ小型の浅く拡散
形成されたリング状ウェル領域１４を設けたものがある
。
電流のスイッチングを行なう必要性から、素子の耐圧を
向上させる工夫が種々なされており、例えば第１図に示
す如く、複数のＰ型ウェル領域７が形成された素子形成
領域の周囲にガードリングと呼ばれるＰ小型の浅く拡散
形成されたリング状ウェル領域１４を設けたものがある
。
これは、ソース・ドレイン間に高圧の逆方向電圧が印加
されたときに、素子形成領域周縁部のＰ型ウェル領域内
の曲率半径の小さい角部１５において電界集中が起こっ
てブレークダウンを生じ易いことから、上記のガードリ
ンク１４によって上記角部１５における空乏層１６の曲
率半径を大きくすることで素子の耐圧の向上を図ったも
のである。
されたときに、素子形成領域周縁部のＰ型ウェル領域内
の曲率半径の小さい角部１５において電界集中が起こっ
てブレークダウンを生じ易いことから、上記のガードリ
ンク１４によって上記角部１５における空乏層１６の曲
率半径を大きくすることで素子の耐圧の向上を図ったも
のである。
ところが、このような従来の縦型ＭＯ８ｌ−ランジスタ
にあっては、ソース・ドレイン間に更に高圧（第２図Ａ
点で示す）が印加されると、ガードリング１４とＰ型ウ
ェル領域７の間のＮ−型領域５表面にＰ型反転層１７が
生じ、ガードリング１４とＰ型ウェル領域７とが導通し
てしまう。すると、ガードリング１４の角部１８に電界
集中が起こって、この角部１８でブレークダウンが起こ
り、上記Ｐ型層転層１７を通ってリーク電流が素子領域
内へ流れる。このリーク電流の電流値は反転層１７の抵
抗により制限されるため、それほど大きな値とはならな
いが、素子の耐圧特性上の信頼性を低下させることとな
る。
にあっては、ソース・ドレイン間に更に高圧（第２図Ａ
点で示す）が印加されると、ガードリング１４とＰ型ウ
ェル領域７の間のＮ−型領域５表面にＰ型反転層１７が
生じ、ガードリング１４とＰ型ウェル領域７とが導通し
てしまう。すると、ガードリング１４の角部１８に電界
集中が起こって、この角部１８でブレークダウンが起こ
り、上記Ｐ型層転層１７を通ってリーク電流が素子領域
内へ流れる。このリーク電流の電流値は反転層１７の抵
抗により制限されるため、それほど大きな値とはならな
いが、素子の耐圧特性上の信頼性を低下させることとな
る。
また、更に印加電圧が高くなると（第２図Ｂ点で示す）
、やはりＰ型ウェル領域内の角部１５でブレークダウン
が起こり、素子領域が熱破壊される虞れがある。
、やはりＰ型ウェル領域内の角部１５でブレークダウン
が起こり、素子領域が熱破壊される虞れがある。
この発明は上記の事情に鑑みてなされたもので、その目
的とするところは、上記のようなリーク電流の発生やブ
レークダウンによる素子破壊を防止することにある。
的とするところは、上記のようなリーク電流の発生やブ
レークダウンによる素子破壊を防止することにある。
この発明は上記目的を達成するために、前記のような縦
型ＭＯ８ｌ−ランジスタにおいて、素子形成領域の周囲
に基板の導電型とは逆の導電型で、かつ高濃度のウェル
領域（ガードリングに相当）を設けるとともに、該高濃
度つＪル領域を基板側の電極とは反対の電極に導通させ
たことを特徴とするものである。
型ＭＯ８ｌ−ランジスタにおいて、素子形成領域の周囲
に基板の導電型とは逆の導電型で、かつ高濃度のウェル
領域（ガードリングに相当）を設けるとともに、該高濃
度つＪル領域を基板側の電極とは反対の電極に導通させ
たことを特徴とするものである。
以下この発明の一実施例を第３図を用いて詳細に説明す
る。なお、同図において第１図に示した従来の縦型ＭＯ
８ｌ−ランジスタと同一構成部分には同一の符号を付し
てその説明は省略する。
る。なお、同図において第１図に示した従来の縦型ＭＯ
８ｌ−ランジスタと同一構成部分には同一の符号を付し
てその説明は省略する。
第３図に示す如く、この実施例の縦型ＭＯＳトランジス
タの各単位素子領域は、第１図に示した従来例の縦型Ｍ
Ｏ８Ｉ−ランジスタと同様にＮ−型ドレイン領域５と、
Ｐ型ウェル領域７と、Ｎ生型ソース領域８と、ゲート電
極１０等から構成されている。
タの各単位素子領域は、第１図に示した従来例の縦型Ｍ
Ｏ８Ｉ−ランジスタと同様にＮ−型ドレイン領域５と、
Ｐ型ウェル領域７と、Ｎ生型ソース領域８と、ゲート電
極１０等から構成されている。
そして、前記従来例におけるガードリンク１４の如く、
前記素子領域の周囲に、Ｐ小型のウェル領域２０が形成
されており、このＰ生型ウェル領域２０には、ソース電
極１１が接合されている。
前記素子領域の周囲に、Ｐ小型のウェル領域２０が形成
されており、このＰ生型ウェル領域２０には、ソース電
極１１が接合されている。
更に、上記Ｐ生型ウェル領域２０は、その拡散の深さが
上記Ｐ型ウェル領域７の深さよりも深く形成されている
。ずなわら、前記Ｐ型ウェル領域７の底面からＮ中型領
域４までの距離をｄ＋、前記Ｐ生型ウェル領域２０の底
面からＮ生型領域４５− までの距離をｄ２とすればｄ２＜ｄ＋の関係が成り立つ
。
上記Ｐ型ウェル領域７の深さよりも深く形成されている
。ずなわら、前記Ｐ型ウェル領域７の底面からＮ中型領
域４までの距離をｄ＋、前記Ｐ生型ウェル領域２０の底
面からＮ生型領域４５− までの距離をｄ２とすればｄ２＜ｄ＋の関係が成り立つ
。
このように構成された縦型ＭＯ８ｌ−ランジスタにおい
て、ソース・ドレイン間に高圧の逆方向電圧が印加され
ると、前記従来例におけるガードリンク１４の場合と同
様にして、Ｐ生型ウェル領域２０の角部２１に電界集中
が起こり、この角部２１でブレークダウンが起こる。
て、ソース・ドレイン間に高圧の逆方向電圧が印加され
ると、前記従来例におけるガードリンク１４の場合と同
様にして、Ｐ生型ウェル領域２０の角部２１に電界集中
が起こり、この角部２１でブレークダウンが起こる。
そして、Ｐ生型ウェル領域２０がソース電極１１に導通
しているため、上記ブレークダウンの発生によって流れ
るブレークダウン電流は、素子領域内は流れず、Ｐ十型
ウェル領域２０内を通って ・直接ソース電極１１
へ導出されることとなり、素子領域の破壊を防止するこ
とができる。
しているため、上記ブレークダウンの発生によって流れ
るブレークダウン電流は、素子領域内は流れず、Ｐ十型
ウェル領域２０内を通って ・直接ソース電極１１
へ導出されることとなり、素子領域の破壊を防止するこ
とができる。
また、上記Ｐ生型ウェル領域２０の拡散深さをＰ型ウェ
ル領域７より深くしたことによって、上記高圧の逆方向
電圧が印加されても、Ｐ生型ウェル領域２０とＰ型ウェ
ル領域７との間のＮ−型ドレイン領域５の表面にＰ型層
転層が形成されないため、従来例のようなリーク電流が
素子領域内を６一 流れることがない。
ル領域７より深くしたことによって、上記高圧の逆方向
電圧が印加されても、Ｐ生型ウェル領域２０とＰ型ウェ
ル領域７との間のＮ−型ドレイン領域５の表面にＰ型層
転層が形成されないため、従来例のようなリーク電流が
素子領域内を６一 流れることがない。
更に、上記Ｐ生型ウェル領域２０を設【プたことによっ
て、素子の耐圧は、このＰ＋型ウェル領域２０とＮ中型
領域４との間の耐圧で決まることとなる。そして、上記
Ｐ生型ウェル領域２０の下面からＮ中型領域４の上面ま
での距離ｄ２をリーチスルー降伏の起こる距離よりも短
くすれば、素子の耐圧は素子のオン抵抗を変えることな
く、上記路ＩＩＩｔｄ２を変えることによって調整する
ことができる。
て、素子の耐圧は、このＰ＋型ウェル領域２０とＮ中型
領域４との間の耐圧で決まることとなる。そして、上記
Ｐ生型ウェル領域２０の下面からＮ中型領域４の上面ま
での距離ｄ２をリーチスルー降伏の起こる距離よりも短
くすれば、素子の耐圧は素子のオン抵抗を変えることな
く、上記路ＩＩＩｔｄ２を変えることによって調整する
ことができる。
上記リーチスルー降伏とは、上記路１１１ｔｄ２を、Ｐ
＋型ウェル領域２０の角部２１でブレークダウンが起こ
るときの空乏層の拡がり幅よりも短くすることによって
、上記角部２１でブレークダウンが起こる前にＰ＋型ウ
ェル領域２０の下面の空乏層１６がＮ中型領域４に到達
することによってこの部分で先にブレークダウンが起こ
る現象を表わしており、このとき、ブレークダウン電流
はＰ＋型ウェル領域２０の底面の広い範囲を通って流れ
るため、熱集中を起こすことがなく、より効果的に素子
を保護することができる。
＋型ウェル領域２０の角部２１でブレークダウンが起こ
るときの空乏層の拡がり幅よりも短くすることによって
、上記角部２１でブレークダウンが起こる前にＰ＋型ウ
ェル領域２０の下面の空乏層１６がＮ中型領域４に到達
することによってこの部分で先にブレークダウンが起こ
る現象を表わしており、このとき、ブレークダウン電流
はＰ＋型ウェル領域２０の底面の広い範囲を通って流れ
るため、熱集中を起こすことがなく、より効果的に素子
を保護することができる。
次に、上記の縦型ＭｏＳトランジスタの製造工程の一例
を第４図を用いて簡単に説明する。
を第４図を用いて簡単に説明する。
まず第４図（ａ ）に示す如く、Ｎ十型半導体基板４の
上面に例えばエピタキシャル成長法によってＮ−型領域
５を積層形成し、このＮ−型領域５の表面に熱酸化によ
ってゲート酸化膜９を形成する。
上面に例えばエピタキシャル成長法によってＮ−型領域
５を積層形成し、このＮ−型領域５の表面に熱酸化によ
ってゲート酸化膜９を形成する。
次に、所定のパターンのレジストをマスクとしてボロン
イオンをＮ−型領域５の表面に導入した後、熱拡散させ
て同図（ｂ）に示ず如く、Ｐ生型つェル領［２０を形成
する。
イオンをＮ−型領域５の表面に導入した後、熱拡散させ
て同図（ｂ）に示ず如く、Ｐ生型つェル領［２０を形成
する。
このとき、上記ボロンイオンの単位面積当りの導入数や
熱拡散処理時間を調整して、上記Ｐ生型ウェル領域２０
の拡散深さを所定の深さに設定する。
熱拡散処理時間を調整して、上記Ｐ生型ウェル領域２０
の拡散深さを所定の深さに設定する。
次に同図（Ｃ）に示す如く、部分的にゲート酸化膜９を
成長させ、同じ（ポリシリコンをデポジットし、更にフ
ォトエツチング処理を行なって、所定の位置にゲート電
極１０を形成する。
成長させ、同じ（ポリシリコンをデポジットし、更にフ
ォトエツチング処理を行なって、所定の位置にゲート電
極１０を形成する。
次に、上記ゲート電極１０およびレジスト３０をマスク
として、ボロンイオンをＮ−型領域５の表面に導入した
後、熱拡散を行ない、更に、レジスト３１を用いてボロ
ンイオンの導入および熱拡散を行なって、同図（ｄ ）
に示す如く、Ｐ型ウェル領域７とＰ生型コンタクト領域
１３を形成する。
として、ボロンイオンをＮ−型領域５の表面に導入した
後、熱拡散を行ない、更に、レジスト３１を用いてボロ
ンイオンの導入および熱拡散を行なって、同図（ｄ ）
に示す如く、Ｐ型ウェル領域７とＰ生型コンタクト領域
１３を形成する。
次に、上記Ｐ型ウェル領域７の表面のソース形成予定領
域のみに所定パターンのレジストを用いてリンイオンの
導入を行なった後、熱拡散を行なって、Ｎ生型ソース領
域８を形成し、次に、素子表面にＰＳＧ膜１２を形成し
た後、フォトエツチング処理によって、ソースコンタク
トホールの孔間けを行ない、アルミニウム蒸着によって
ソース電極１１を形成することによって、同図（ｅ）に
示すようなＭＯＳ トランジスタ構造を得ることができ
る。
域のみに所定パターンのレジストを用いてリンイオンの
導入を行なった後、熱拡散を行なって、Ｎ生型ソース領
域８を形成し、次に、素子表面にＰＳＧ膜１２を形成し
た後、フォトエツチング処理によって、ソースコンタク
トホールの孔間けを行ない、アルミニウム蒸着によって
ソース電極１１を形成することによって、同図（ｅ）に
示すようなＭＯＳ トランジスタ構造を得ることができ
る。
なお以上の説明では、Ｎチャンネル型の縦型ＭＯＳトラ
ンジスタについて記述しであるが、この発明は、Ｐチャ
ンネル型の縦型ＭＯ８Ｉ−ランジスタにも同様にして適
用できることは明らかであり、−９＝ この場合ＮをＰに又ＰをＮに変更することによって容易
に形成できる。
ンジスタについて記述しであるが、この発明は、Ｐチャ
ンネル型の縦型ＭＯ８Ｉ−ランジスタにも同様にして適
用できることは明らかであり、−９＝ この場合ＮをＰに又ＰをＮに変更することによって容易
に形成できる。
以上詳細に説明したようにこの発明の縦型ＭＯＳトラン
ジスタにあっては、ソース・ドレイン間にサージ等の高
電圧が印加された場合に、ブレークダウン電流が素子領
域の周囲に設けられｌζ高高濃ウェル領域内を通って導
出されることによって、リーク電流やブレークダウン電
流が素子領域内を流れることがなく、素子領域を熱破壊
から守り、また素子の耐圧特性の信頼性を向上させるこ
とができる。
ジスタにあっては、ソース・ドレイン間にサージ等の高
電圧が印加された場合に、ブレークダウン電流が素子領
域の周囲に設けられｌζ高高濃ウェル領域内を通って導
出されることによって、リーク電流やブレークダウン電
流が素子領域内を流れることがなく、素子領域を熱破壊
から守り、また素子の耐圧特性の信頼性を向上させるこ
とができる。
第１図は従来の縦型ＭＯ８ｔ−ランジスタを示す素子断
面図、第２図は同素子のドレイン電流とソース・ドレイ
ン間電圧の特性を示す図、第３図は本発明に係る縦型Ｍ
Ｏ８ｈランジスタの素子周縁部における構造を示す素子
断面図、第４図は同素子の製造工程図である。 ３・・・ドレイン電極 ４・・・Ｎ生型領域 １０− ５・・・・・・Ｎ−型領域 ７・・・・・・Ｐ型ウェル領域 ８・・・・・・ソース領域 １１・・・ソース電極 ２１・・・Ｐ十型ウェル領域 特許出願人 日産自動車株式会社 １１− 第３図
面図、第２図は同素子のドレイン電流とソース・ドレイ
ン間電圧の特性を示す図、第３図は本発明に係る縦型Ｍ
Ｏ８ｈランジスタの素子周縁部における構造を示す素子
断面図、第４図は同素子の製造工程図である。 ３・・・ドレイン電極 ４・・・Ｎ生型領域 １０− ５・・・・・・Ｎ−型領域 ７・・・・・・Ｐ型ウェル領域 ８・・・・・・ソース領域 １１・・・ソース電極 ２１・・・Ｐ十型ウェル領域 特許出願人 日産自動車株式会社 １１− 第３図
Claims (1)
- （１）第１導電型半導体基板の上面側の素子形成領域内
に形成された第２導電型ウエル領域と、該第２導電型ウ
エル領域内に形成された第１導電型領域とを備え、前記
第１導電型領域をソース電極またはドレイン電極の一方
に導通させるとともに、他方の電極には前記基板の下面
側が導通する縦型ＭＯＳトランジスタにおいて； 前記素子形成領域の周囲に第２導電型で、かつ高濃度の
ウェル領域を設けるとともに、該高？１１麿ウェル領域
は前記第１導電型領域に導通する電極と同電位の電極に
導通することを特徴とする縦型ＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58023198A JPS59149056A (ja) | 1983-02-15 | 1983-02-15 | 縦型ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58023198A JPS59149056A (ja) | 1983-02-15 | 1983-02-15 | 縦型ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59149056A true JPS59149056A (ja) | 1984-08-25 |
Family
ID=12103969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58023198A Pending JPS59149056A (ja) | 1983-02-15 | 1983-02-15 | 縦型ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59149056A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3540433A1 (de) * | 1984-11-20 | 1986-05-22 | Mitsubishi Denki K.K., Tokio/Tokyo | Integriertes mosfet-bauelement |
| JPS61182264A (ja) * | 1985-02-08 | 1986-08-14 | Nissan Motor Co Ltd | 縦型ｍｏｓトランジスタ |
| JPS63194366A (ja) * | 1987-02-09 | 1988-08-11 | Toshiba Corp | 高耐圧プレ−ナ型半導体素子 |
| JPS6422067A (en) * | 1987-07-17 | 1989-01-25 | Toshiba Corp | Double diffusion type insulated-gate field effect transistor |
| JPH01215067A (ja) * | 1988-02-24 | 1989-08-29 | Hitachi Ltd | 縦型絶縁ゲート電解効果トランジスタ |
| JPH04767A (ja) * | 1990-04-02 | 1992-01-06 | Fuji Electric Co Ltd | Ｍｏｓ型半導体素子 |
| US5208471A (en) * | 1989-06-12 | 1993-05-04 | Hitachi, Ltd. | Semiconductor device and manufacturing method therefor |
| US5221850A (en) * | 1991-03-20 | 1993-06-22 | Fuji Electric Co., Ltd. | Conductivity-modulating mosfet |
| WO1998010469A1 (fr) * | 1996-09-06 | 1998-03-12 | Mitsubishi Denki Kabushiki Kaisha | Transistor et son procede de fabrication |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57206073A (en) * | 1981-06-12 | 1982-12-17 | Hitachi Ltd | Mis semiconductor device |
-
1983
- 1983-02-15 JP JP58023198A patent/JPS59149056A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57206073A (en) * | 1981-06-12 | 1982-12-17 | Hitachi Ltd | Mis semiconductor device |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3540433A1 (de) * | 1984-11-20 | 1986-05-22 | Mitsubishi Denki K.K., Tokio/Tokyo | Integriertes mosfet-bauelement |
| JPS61182264A (ja) * | 1985-02-08 | 1986-08-14 | Nissan Motor Co Ltd | 縦型ｍｏｓトランジスタ |
| US4819044A (en) * | 1985-02-08 | 1989-04-04 | Nissan Motor Co., Ltd. | Vertical type MOS transistor and its chip |
| JPS63194366A (ja) * | 1987-02-09 | 1988-08-11 | Toshiba Corp | 高耐圧プレ−ナ型半導体素子 |
| JPS6422067A (en) * | 1987-07-17 | 1989-01-25 | Toshiba Corp | Double diffusion type insulated-gate field effect transistor |
| JPH01215067A (ja) * | 1988-02-24 | 1989-08-29 | Hitachi Ltd | 縦型絶縁ゲート電解効果トランジスタ |
| US5208471A (en) * | 1989-06-12 | 1993-05-04 | Hitachi, Ltd. | Semiconductor device and manufacturing method therefor |
| JPH04767A (ja) * | 1990-04-02 | 1992-01-06 | Fuji Electric Co Ltd | Ｍｏｓ型半導体素子 |
| US5221850A (en) * | 1991-03-20 | 1993-06-22 | Fuji Electric Co., Ltd. | Conductivity-modulating mosfet |
| WO1998010469A1 (fr) * | 1996-09-06 | 1998-03-12 | Mitsubishi Denki Kabushiki Kaisha | Transistor et son procede de fabrication |
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