JPH05218564A - 光半導体素子の製造方法 - Google Patents
光半導体素子の製造方法Info
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- JPH05218564A JPH05218564A JP1606592A JP1606592A JPH05218564A JP H05218564 A JPH05218564 A JP H05218564A JP 1606592 A JP1606592 A JP 1606592A JP 1606592 A JP1606592 A JP 1606592A JP H05218564 A JPH05218564 A JP H05218564A
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Landscapes
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】
【目的】 大面積ウェハで均一性，再現性に優れた光半
導体素子を得るために、選択成長により電流ブロック
層，活性層を作製する一括成長／プロセスの方法を提供
する。 【構成】 ＭＯＶＰＥ選択成長によりまず、一対の電流
ブロック層を作製し、その後、電流ブロック層の間のＳ
ｉＯ2 膜２１のみを除去しｎ−ＩｎＰクラッド層４、活
性層５、ｐ−ＩｎＰクラッド層６、ｐ−ＩｎＧａＡｓキ
ャップ層７を作製する。 【効果】 半導体をエッチングしないため大面積で高均
一な光半導体素子が得られる。また、電流ブロック層を
作製しているため高性能な素子が実現できる。
導体素子を得るために、選択成長により電流ブロック
層，活性層を作製する一括成長／プロセスの方法を提供
する。 【構成】 ＭＯＶＰＥ選択成長によりまず、一対の電流
ブロック層を作製し、その後、電流ブロック層の間のＳ
ｉＯ2 膜２１のみを除去しｎ−ＩｎＰクラッド層４、活
性層５、ｐ−ＩｎＰクラッド層６、ｐ−ＩｎＧａＡｓキ
ャップ層７を作製する。 【効果】 半導体をエッチングしないため大面積で高均
一な光半導体素子が得られる。また、電流ブロック層を
作製しているため高性能な素子が実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、光通信，光情報処理な
どに用いられる、光半導体素子の製造方法に関する。
どに用いられる、光半導体素子の製造方法に関する。
【０００２】
【従来の技術】光通信や光情報処理に用いられる半導体
レーザには、より一層の高性能化が必要になってきてい
る。一方で加入者系光通信用などの需要が多く、低価格
が要求される用途に対応するためには、歩留まりの高い
素子を大面積ウェハを用いて作製する必要がある。こう
した要求を満たすためには、大面積高均一成長が可能な
有機金属気相成長法（ＭＯＶＰＥ）などの気相成長法に
より結晶成長を行うことが必要である。また、気相成長
を用いれば、低しきい値，高効率動作，狭スペクトル線
幅動作など数々の特徴を有する量子井戸半導体レーザの
作製も可能である。図３，図４にＭＯＶＰＥを用いた光
通信用半導体レーザの典型的な製造方法を示す。ここで
は単一モード動作する分布帰還型（ＤＦＢ）レーザであ
り、埋め込みリッジ構造により電流狭窄を行っている。
まず、ｎ型インジウム・リン（ＩｎＰ）基板１上にグレ
ーティングを形成した後、ｎ型インジウム・ガリウム・
砒素・燐（ＩｎＧａＡｓＰ）ガイド層８、ＩｎＧａＡｓ
Ｐ活性層５、ｐ型ＩｎＰクラッド層６を積層し（図３
（ａ））、次にＳｉＯ2 膜２１を幅２μｍのストライプ
状に形成し（図３（ｂ））、基板１に達するまでメサエ
ッチングを行う（図３（ｃ））。その後、全面にｐ型Ｉ
ｎＰ層２、ｐ+ 型ＩｎＧａＡｓＰキャップ層７を成長し
（図４（ｄ））、活性層の周囲にプロトンを打ち込んだ
高抵抗領域３１を形成するなどして電流を狭窄している
（図４（ｅ））。
レーザには、より一層の高性能化が必要になってきてい
る。一方で加入者系光通信用などの需要が多く、低価格
が要求される用途に対応するためには、歩留まりの高い
素子を大面積ウェハを用いて作製する必要がある。こう
した要求を満たすためには、大面積高均一成長が可能な
有機金属気相成長法（ＭＯＶＰＥ）などの気相成長法に
より結晶成長を行うことが必要である。また、気相成長
を用いれば、低しきい値，高効率動作，狭スペクトル線
幅動作など数々の特徴を有する量子井戸半導体レーザの
作製も可能である。図３，図４にＭＯＶＰＥを用いた光
通信用半導体レーザの典型的な製造方法を示す。ここで
は単一モード動作する分布帰還型（ＤＦＢ）レーザであ
り、埋め込みリッジ構造により電流狭窄を行っている。
まず、ｎ型インジウム・リン（ＩｎＰ）基板１上にグレ
ーティングを形成した後、ｎ型インジウム・ガリウム・
砒素・燐（ＩｎＧａＡｓＰ）ガイド層８、ＩｎＧａＡｓ
Ｐ活性層５、ｐ型ＩｎＰクラッド層６を積層し（図３
（ａ））、次にＳｉＯ2 膜２１を幅２μｍのストライプ
状に形成し（図３（ｂ））、基板１に達するまでメサエ
ッチングを行う（図３（ｃ））。その後、全面にｐ型Ｉ
ｎＰ層２、ｐ+ 型ＩｎＧａＡｓＰキャップ層７を成長し
（図４（ｄ））、活性層の周囲にプロトンを打ち込んだ
高抵抗領域３１を形成するなどして電流を狭窄している
（図４（ｅ））。
【０００３】
【発明が解決しようとする課題】このように多数の半導
体レーザを製造するためには、大面積のウェハを用い
て、しかも層構造を精密に制御することが重要である。
層厚はＭＯＶＰＥなどの気相成長法を用いれば十分に制
御が可能であるが、導波路幅は従来ＳｉＯ2 などをマス
クとして用いたメサエッチングにより制御しており、サ
イドエッチングなどにより十分な制御性が得られないな
どの問題があった。例えば図３（ｃ）に示したメサエッ
チングにおいて、ＳｉＯ2 膜２１の幅が正確に２μｍに
なっていても、メサ構造のばらつきや活性層エッチング
時のサイドエッチングにより、活性層幅がばらついてし
まう。特に２インチ基板などの大口径ウェハを用いたプ
ロセスではウェハ面内のばらつきはかなり大きくなる。
また、制御性の良いドライエッチングによる方法におい
ても活性層にダメージを与えるという問題があった。活
性層、導波路幅のばらつきや活性層内の欠陥はしきい値
電流、発振波長、ビームパターン、信頼性などの素子特
性に影響を与えるため、素子の歩留まりを低下させるだ
けでなく、設計通りの動作が得られにくいなどの問題が
あり改善の必要があった。
体レーザを製造するためには、大面積のウェハを用い
て、しかも層構造を精密に制御することが重要である。
層厚はＭＯＶＰＥなどの気相成長法を用いれば十分に制
御が可能であるが、導波路幅は従来ＳｉＯ2 などをマス
クとして用いたメサエッチングにより制御しており、サ
イドエッチングなどにより十分な制御性が得られないな
どの問題があった。例えば図３（ｃ）に示したメサエッ
チングにおいて、ＳｉＯ2 膜２１の幅が正確に２μｍに
なっていても、メサ構造のばらつきや活性層エッチング
時のサイドエッチングにより、活性層幅がばらついてし
まう。特に２インチ基板などの大口径ウェハを用いたプ
ロセスではウェハ面内のばらつきはかなり大きくなる。
また、制御性の良いドライエッチングによる方法におい
ても活性層にダメージを与えるという問題があった。活
性層、導波路幅のばらつきや活性層内の欠陥はしきい値
電流、発振波長、ビームパターン、信頼性などの素子特
性に影響を与えるため、素子の歩留まりを低下させるだ
けでなく、設計通りの動作が得られにくいなどの問題が
あり改善の必要があった。
【０００４】本発明の目的は、上記の問題点を解決し、
高性能，高歩留まりな光半導体素子の製造方法を提供す
ることにある。
高性能，高歩留まりな光半導体素子の製造方法を提供す
ることにある。
【０００５】
【課題を解決するための手段】本発明は、半導体基板上
に、間に光導波路形成領域を挟んで対向する２本の誘電
体薄膜ストライプを形成する工程と、前記誘電体薄膜ス
トライプ以外の前記半導体基板上に活性層を含む半導体
多層膜を積層する選択成長工程とを含む光半導体素子の
製造方法において、前記光導波路形成領域の中央に誘電
体薄膜ストライプを形成し、一対の電流ブロック層を選
択成長により形成する工程と、この工程に引き続き、前
記光導波路形成領域の中央に形成した誘電体薄膜ストラ
イプを除去し、前記半導体基板の一部を露出させる工程
と、この工程に引き続き、前記誘電体ストライプ以外に
活性層を含む半導体多層膜を積層する選択成長工程とを
さらに含むことを特徴とする。
に、間に光導波路形成領域を挟んで対向する２本の誘電
体薄膜ストライプを形成する工程と、前記誘電体薄膜ス
トライプ以外の前記半導体基板上に活性層を含む半導体
多層膜を積層する選択成長工程とを含む光半導体素子の
製造方法において、前記光導波路形成領域の中央に誘電
体薄膜ストライプを形成し、一対の電流ブロック層を選
択成長により形成する工程と、この工程に引き続き、前
記光導波路形成領域の中央に形成した誘電体薄膜ストラ
イプを除去し、前記半導体基板の一部を露出させる工程
と、この工程に引き続き、前記誘電体ストライプ以外に
活性層を含む半導体多層膜を積層する選択成長工程とを
さらに含むことを特徴とする。
【０００６】
【作用】本発明の方法では活性層を形成する前に、電流
ブロック層の形成を選択成長により行う。この電流ブロ
ック層は（１００）方向の半導体基板表面の［０１１］
方向に２本のＳｉＯ2 膜などの誘電体薄膜ストライプを
形成し、ＭＯＶＰＥにより選択成長するため、ストライ
プに挟まれた部分は表面が平坦な（１００）面、側面が
平滑な（１１１）面であるリッジ状に成長する。このた
め、活性層幅をメサエッチングなどの均一性に欠ける手
法を用いずにＳｉＯ2 膜のパターニングだけで決定で
き、制御性及び再現性に優れ、また、電流ブロック層の
形成後に活性層を形成するため界面再結合成分の少ない
良好な特性を有した半導体レーザの作製が可能となる。
ブロック層の形成を選択成長により行う。この電流ブロ
ック層は（１００）方向の半導体基板表面の［０１１］
方向に２本のＳｉＯ2 膜などの誘電体薄膜ストライプを
形成し、ＭＯＶＰＥにより選択成長するため、ストライ
プに挟まれた部分は表面が平坦な（１００）面、側面が
平滑な（１１１）面であるリッジ状に成長する。このた
め、活性層幅をメサエッチングなどの均一性に欠ける手
法を用いずにＳｉＯ2 膜のパターニングだけで決定で
き、制御性及び再現性に優れ、また、電流ブロック層の
形成後に活性層を形成するため界面再結合成分の少ない
良好な特性を有した半導体レーザの作製が可能となる。
【０００７】また、本発明の方法ではｐ−ＩｎＰクラッ
ド層及びｐ+ −ＩｎＧａＡｓキャップ層の形成も選択成
長により行う。このため、素子作製プロセスがＳｉＯ2
などの誘電体薄膜のパターニング及び選択成長のみによ
って構成され、諸問題の根源となる半導体のエッチング
を全く用いる必要がない。こうして、大面積ウェハを用
いた均一性，再現性に優れた一括成長／プロセスにより
素子を作製でき、活性層を選択成長で形成することによ
る利点を最大限引き出すことができる。
ド層及びｐ+ −ＩｎＧａＡｓキャップ層の形成も選択成
長により行う。このため、素子作製プロセスがＳｉＯ2
などの誘電体薄膜のパターニング及び選択成長のみによ
って構成され、諸問題の根源となる半導体のエッチング
を全く用いる必要がない。こうして、大面積ウェハを用
いた均一性，再現性に優れた一括成長／プロセスにより
素子を作製でき、活性層を選択成長で形成することによ
る利点を最大限引き出すことができる。
【０００８】
【実施例】図１，図２に本発明による方法を用いた埋め
込みリッジ構造半導体レーザの製造方法を示す。（１０
０）方位のｎ−ＩｎＰ基板１の表面にＣＶＤ法を用いて
ＳｉＯ2 膜２１（厚さ約２０００オングストローム）を
堆積し、フォトリソグラフィの手法を用いて幅１０μ
ｍ，間隔５μｍの２本のストライプと、２本のストライ
プの中央に幅１μｍのストライプを形成した（図１
（ａ））。そして、減圧ＭＯＶＰＥによりＺｎドープｐ
−ＩｎＰ層２（層厚１μｍ，キャリア濃度５×１０17ｃ
ｍ-3）、Ｓｉ−ドープｎ−ＩｎＰ層３（層厚０．５μ
ｍ，キャリア濃度１×１０18ｃｍ-3）を選択成長した
（図１（ｂ））。層厚はＳｉＯ2 膜に挟まれた電流ブロ
ック層における値である。次に、一対の電流ブロック層
に挟まれた領域の幅１μｍのストライプ状のＳｉＯ2 膜
２１を除去し（図１（ｃ））、残されたＳｉＯ2 膜２１
を用いて、ｎ−ＩｎＰクラッド層４（層厚１μｍ，キャ
リア濃度１×１０18ｃｍ-3）、ＩｎＧａＡｓＰ活性層５
（１．５５μｍ組成，層厚８００オングストローム）、
ｐ−ＩｎＰクラッド層６（層厚１．５μｍ，キャリア濃
度５×１０17ｃｍ-3）、ｐ+ −ＩｎＧａＡｓキャップ層
７（層厚０．３μｍ，キャリア濃度１×１０19ｃｍ-3）
を選択成長し（図２（ｄ））、再び全面に形成したＳｉ
Ｏ2 膜２１の活性領域上部のみを幅２μｍのストライプ
状に除去して（図２（ｅ））、ｐ側電極３２及びｎ側電
極３３を形成してレーザを完成した（図２（ｆ））。こ
のレーザを共振器長３００μｍで評価したところ、しき
い値電流は平均１０ｍＡ、標準偏差０．２ｍＡ、スロー
プ効率は平均０．３Ｗ／Ａ、標準偏差０．０４Ｗ／Ａで
あった。活性層幅は平均２．０μｍ、標準偏差０．１２
μｍであった。この結果は従来例の結果に比べ改善され
ており、本発明を用いることにより、素子特性の均一性
が向上することが確認された。こうした大面積高均一成
長が可能なＭＯＶＰＥ成長を用いることにより、特性歩
留まりの高い、低価格な半導体レーザを製造することが
可能となる。なお本実施例では活性層にバルクＩｎＧａ
ＡｓＰを用いたが、量子井戸構造（ＭＱＷ）を用いるこ
とにより一層の特性改善が図れる。また、電流ブロック
層の構造もｐｎｐｎのサイリスタ構造の他、ＩｎＧａＡ
ｓのワイドギャップ層やＦｅドープＩｎＰなどの高抵抗
層を用いることにより一層の特性改善が図れる。
込みリッジ構造半導体レーザの製造方法を示す。（１０
０）方位のｎ−ＩｎＰ基板１の表面にＣＶＤ法を用いて
ＳｉＯ2 膜２１（厚さ約２０００オングストローム）を
堆積し、フォトリソグラフィの手法を用いて幅１０μ
ｍ，間隔５μｍの２本のストライプと、２本のストライ
プの中央に幅１μｍのストライプを形成した（図１
（ａ））。そして、減圧ＭＯＶＰＥによりＺｎドープｐ
−ＩｎＰ層２（層厚１μｍ，キャリア濃度５×１０17ｃ
ｍ-3）、Ｓｉ−ドープｎ−ＩｎＰ層３（層厚０．５μ
ｍ，キャリア濃度１×１０18ｃｍ-3）を選択成長した
（図１（ｂ））。層厚はＳｉＯ2 膜に挟まれた電流ブロ
ック層における値である。次に、一対の電流ブロック層
に挟まれた領域の幅１μｍのストライプ状のＳｉＯ2 膜
２１を除去し（図１（ｃ））、残されたＳｉＯ2 膜２１
を用いて、ｎ−ＩｎＰクラッド層４（層厚１μｍ，キャ
リア濃度１×１０18ｃｍ-3）、ＩｎＧａＡｓＰ活性層５
（１．５５μｍ組成，層厚８００オングストローム）、
ｐ−ＩｎＰクラッド層６（層厚１．５μｍ，キャリア濃
度５×１０17ｃｍ-3）、ｐ+ −ＩｎＧａＡｓキャップ層
７（層厚０．３μｍ，キャリア濃度１×１０19ｃｍ-3）
を選択成長し（図２（ｄ））、再び全面に形成したＳｉ
Ｏ2 膜２１の活性領域上部のみを幅２μｍのストライプ
状に除去して（図２（ｅ））、ｐ側電極３２及びｎ側電
極３３を形成してレーザを完成した（図２（ｆ））。こ
のレーザを共振器長３００μｍで評価したところ、しき
い値電流は平均１０ｍＡ、標準偏差０．２ｍＡ、スロー
プ効率は平均０．３Ｗ／Ａ、標準偏差０．０４Ｗ／Ａで
あった。活性層幅は平均２．０μｍ、標準偏差０．１２
μｍであった。この結果は従来例の結果に比べ改善され
ており、本発明を用いることにより、素子特性の均一性
が向上することが確認された。こうした大面積高均一成
長が可能なＭＯＶＰＥ成長を用いることにより、特性歩
留まりの高い、低価格な半導体レーザを製造することが
可能となる。なお本実施例では活性層にバルクＩｎＧａ
ＡｓＰを用いたが、量子井戸構造（ＭＱＷ）を用いるこ
とにより一層の特性改善が図れる。また、電流ブロック
層の構造もｐｎｐｎのサイリスタ構造の他、ＩｎＧａＡ
ｓのワイドギャップ層やＦｅドープＩｎＰなどの高抵抗
層を用いることにより一層の特性改善が図れる。
【０００９】
【発明の効果】以上説明したように、本発明の光半導体
素子の作製方法を用いれば、均一性，再現性に乏しい半
導体のエッチングが全く不要となり、均一な活性層，導
波路幅を有する素子を制御性よく作製できる。この方法
を大面積ウェハを用いた一括成長／プロセスにより行う
ことにより、高特性の低価格半導体レーザを高歩留まり
で作製することが可能となった。
素子の作製方法を用いれば、均一性，再現性に乏しい半
導体のエッチングが全く不要となり、均一な活性層，導
波路幅を有する素子を制御性よく作製できる。この方法
を大面積ウェハを用いた一括成長／プロセスにより行う
ことにより、高特性の低価格半導体レーザを高歩留まり
で作製することが可能となった。
【図１】本発明による半導体レーザの製造方法の一実施
例を示す断面図である。
例を示す断面図である。
【図２】本発明による半導体レーザの製造方法の一実施
例を示す断面図である。
例を示す断面図である。
【図３】従来の半導体レーザの製造方法を説明するため
の図である。
の図である。
【図４】従来の半導体レーザの製造方法を説明するため
の図である。
の図である。
１ ｎ−ＩｎＰ基板 ２ ｐ−ＩｎＰ層 ３ ｎ−ＩｎＰ層 ４ ｎ−ＩｎＰクラッド層 ５ 活性層（量子井戸構造を含む） ６ ｐ−ＩｎＰクラッド層 ７ ｐ−ＩｎＧａＡｓキャップ層 ８ ｎ−ＩｎＧａＡｓＰガイド層 ２１ ＳｉＯ2 膜 ３１ プロトン注入領域 ３２ ｐ側電極 ３３ ｎ側電極
【手続補正書】
【提出日】平成４年３月１８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【作用】本発明の方法では活性層を形成する前に、電流
ブロック層の形成を選択成長により行う。この電流ブロ
ック層は（１００）方向の半導体基板表面の［０１１］
方向に２本のＳｉＯ2 膜などの誘電体薄膜ストライプを
形成し、ＭＯＶＰＥにより選択成長するため、ストライ
プに挟まれた部分は表面が平坦な（１００）面、側面が
平滑な（１１１）Ｂ面であるリッジ状に成長する。この
ため、活性層幅をメサエッチングなどの均一性に欠ける
手法を用いずにＳｉＯ2 膜のパターニングだけで決定で
き、制御性及び再現性に優れ、また、電流ブロック層の
形成後に活性層を形成するため界面再結合成分の少ない
良好な特性を有した半導体レーザの作製が可能となる。
ブロック層の形成を選択成長により行う。この電流ブロ
ック層は（１００）方向の半導体基板表面の［０１１］
方向に２本のＳｉＯ2 膜などの誘電体薄膜ストライプを
形成し、ＭＯＶＰＥにより選択成長するため、ストライ
プに挟まれた部分は表面が平坦な（１００）面、側面が
平滑な（１１１）Ｂ面であるリッジ状に成長する。この
ため、活性層幅をメサエッチングなどの均一性に欠ける
手法を用いずにＳｉＯ2 膜のパターニングだけで決定で
き、制御性及び再現性に優れ、また、電流ブロック層の
形成後に活性層を形成するため界面再結合成分の少ない
良好な特性を有した半導体レーザの作製が可能となる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【実施例】図１，図２に本発明による方法を用いた埋め
込みリッジ構造半導体レーザの製造方法を示す。（１０
０）方位のｎ−ＩｎＰ基板１の表面にＣＶＤ法を用いて
ＳｉＯ2 膜２１（厚さ約２０００オングストローム）を
堆積し、フォトリソグラフィの手法を用いて幅１０μ
ｍ、間隔５μｍの２本のストライプと、２本のストライ
プの中央に幅１μｍのストライプを形成した（図１
（ａ））。そして、減圧ＭＯＶＰＥによりＺｎドープｐ
−ＩｎＰ層２（層厚１μｍ，キャリア濃度５×１０17ｃ
ｍ-3）、Ｓｉドープｎ−ＩｎＰ層３（層厚０．５μｍ，
キャリア濃度１×１０18ｃｍ-3）を選択成長した（図１
（ｂ））。層厚はＳｉＯ2 膜に挟まれた電流ブロック層
における値である。次に、一対の電流ブロック層に挟ま
れた領域の幅１μｍのストライプ状のＳｉＯ2 膜２１を
除去し（図１（ｃ））、残されたＳｉＯ2 膜２１を用い
て、ｎ−ＩｎＰクラッド層４（層厚１μｍ，キャリア濃
度１×１０18ｃｍ-3）、ＩｎＧａＡｓＰ活性層５（１．
５５μｍ組成，層厚８００オングストローム）、ｐ−Ｉ
ｎＰクラッド層６（層厚１．５μｍ，キャリア濃度５×
１０17ｃｍ-3）、ｐ+ −ＩｎＧａＡｓキャップ層７（層
厚０．３μｍ，キャリア濃度１×１０19ｃｍ-3）を選択
成長し（図２（ｄ））、再び全面に形成したＳｉＯ2 膜
２１の活性領域上部のみを幅２μｍのストライプ状に除
去して（図２（ｅ））、ｐ側電極３２及びｎ側電極３３
を形成してレーザを完成した（図２（ｆ））。このレー
ザを共振器長３００μｍで評価したところ、しきい値電
流は平均１０ｍＡ、標準偏差０．２ｍＡ、スロープ効率
は平均０．３Ｗ／Ａ、標準偏差０．０４Ｗ／Ａであっ
た。活性層幅は平均２．０μｍ、標準偏差０．１２μｍ
であった。この結果は従来例の結果に比べ改善されてお
り、本発明を用いることにより、素子特性の均一性が向
上することが確認された。こうした大面積高均一成長が
可能なＭＯＶＰＥ成長を用いることにより、特性歩留ま
りの高い、低価格な半導体レーザを製造することが可能
となる。なお本実施例では活性層にバルクＩｎＧａＡｓ
Ｐを用いたが、量子井戸構造（ＭＱＷ）を用いることに
より一層の特性改善が図れる。また、電流ブロック層の
構造もｐｎｐｎのサイリスタ構造の他、ＩｎＧａＡｓの
ワイドギャップ層やＦｅドープＩｎＰなどの高抵抗層を
用いることにより一層の特性改善が図れる。
込みリッジ構造半導体レーザの製造方法を示す。（１０
０）方位のｎ−ＩｎＰ基板１の表面にＣＶＤ法を用いて
ＳｉＯ2 膜２１（厚さ約２０００オングストローム）を
堆積し、フォトリソグラフィの手法を用いて幅１０μ
ｍ、間隔５μｍの２本のストライプと、２本のストライ
プの中央に幅１μｍのストライプを形成した（図１
（ａ））。そして、減圧ＭＯＶＰＥによりＺｎドープｐ
−ＩｎＰ層２（層厚１μｍ，キャリア濃度５×１０17ｃ
ｍ-3）、Ｓｉドープｎ−ＩｎＰ層３（層厚０．５μｍ，
キャリア濃度１×１０18ｃｍ-3）を選択成長した（図１
（ｂ））。層厚はＳｉＯ2 膜に挟まれた電流ブロック層
における値である。次に、一対の電流ブロック層に挟ま
れた領域の幅１μｍのストライプ状のＳｉＯ2 膜２１を
除去し（図１（ｃ））、残されたＳｉＯ2 膜２１を用い
て、ｎ−ＩｎＰクラッド層４（層厚１μｍ，キャリア濃
度１×１０18ｃｍ-3）、ＩｎＧａＡｓＰ活性層５（１．
５５μｍ組成，層厚８００オングストローム）、ｐ−Ｉ
ｎＰクラッド層６（層厚１．５μｍ，キャリア濃度５×
１０17ｃｍ-3）、ｐ+ −ＩｎＧａＡｓキャップ層７（層
厚０．３μｍ，キャリア濃度１×１０19ｃｍ-3）を選択
成長し（図２（ｄ））、再び全面に形成したＳｉＯ2 膜
２１の活性領域上部のみを幅２μｍのストライプ状に除
去して（図２（ｅ））、ｐ側電極３２及びｎ側電極３３
を形成してレーザを完成した（図２（ｆ））。このレー
ザを共振器長３００μｍで評価したところ、しきい値電
流は平均１０ｍＡ、標準偏差０．２ｍＡ、スロープ効率
は平均０．３Ｗ／Ａ、標準偏差０．０４Ｗ／Ａであっ
た。活性層幅は平均２．０μｍ、標準偏差０．１２μｍ
であった。この結果は従来例の結果に比べ改善されてお
り、本発明を用いることにより、素子特性の均一性が向
上することが確認された。こうした大面積高均一成長が
可能なＭＯＶＰＥ成長を用いることにより、特性歩留ま
りの高い、低価格な半導体レーザを製造することが可能
となる。なお本実施例では活性層にバルクＩｎＧａＡｓ
Ｐを用いたが、量子井戸構造（ＭＱＷ）を用いることに
より一層の特性改善が図れる。また、電流ブロック層の
構造もｐｎｐｎのサイリスタ構造の他、ＩｎＧａＡｓの
ワイドギャップ層やＦｅドープＩｎＰなどの高抵抗層を
用いることにより一層の特性改善が図れる。
Claims (1)
- 【請求項１】半導体基板上に、間に光導波路形成領域を
挟んで対向する２本の誘電体薄膜ストライプを形成する
工程と、前記誘電体薄膜ストライプ以外の前記半導体基
板上に活性層を含む半導体多層膜を積層する選択成長工
程とを含む光半導体素子の製造方法において、 前記光導波路形成領域の中央に誘電体薄膜ストライプを
形成し、一対の電流ブロック層を選択成長により形成す
る工程と、 この工程に引き続き、前記光導波路形成領域の中央に形
成した誘電体薄膜ストライプを除去し、前記半導体基板
の一部を露出させる工程と、 この工程に引き続き、前記誘電体ストライプ以外に活性
層を含む半導体多層膜を積層する選択成長工程とをさら
に含むことを特徴とする光半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1606592A JPH05218564A (ja) | 1992-01-31 | 1992-01-31 | 光半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1606592A JPH05218564A (ja) | 1992-01-31 | 1992-01-31 | 光半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218564A true JPH05218564A (ja) | 1993-08-27 |
Family
ID=11906176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1606592A Pending JPH05218564A (ja) | 1992-01-31 | 1992-01-31 | 光半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218564A (ja) |
-
1992
- 1992-01-31 JP JP1606592A patent/JPH05218564A/ja active Pending
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