JPH1197799A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1197799A JPH1197799A JP9257157A JP25715797A JPH1197799A JP H1197799 A JPH1197799 A JP H1197799A JP 9257157 A JP9257157 A JP 9257157A JP 25715797 A JP25715797 A JP 25715797A JP H1197799 A JPH1197799 A JP H1197799A
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Abstract
(57)【要約】
【課題】 精度よく短時間でメサ構造を形成することが
できる半導体装置の製造方法を提供することを課題とす
る。 【解決手段】 ウエット用エッチングストッパ層１９と
ドライ用エッチングストッパ層２０と半導体層２１とを
順次配置し、半導体層２１のメサ構造２４を形成する領
域に接する部分近傍のみをドライエッチングにより除去
した後、メサ構造２４を形成する領域以外の半導体層２
１及びドライ用エッチングストッパ層２０のみをウエッ
トエッチングにより除去するようにした。
できる半導体装置の製造方法を提供することを課題とす
る。 【解決手段】 ウエット用エッチングストッパ層１９と
ドライ用エッチングストッパ層２０と半導体層２１とを
順次配置し、半導体層２１のメサ構造２４を形成する領
域に接する部分近傍のみをドライエッチングにより除去
した後、メサ構造２４を形成する領域以外の半導体層２
１及びドライ用エッチングストッパ層２０のみをウエッ
トエッチングにより除去するようにした。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置の製造
方法に関し、特に幹線系光通信に使用する変調器集積半
導体レーザ等のメサ構造を有する半導体装置の製造方法
に関するものである。
方法に関し、特に幹線系光通信に使用する変調器集積半
導体レーザ等のメサ構造を有する半導体装置の製造方法
に関するものである。
【０００２】
【従来の技術】通信速度が２．５Ｇｂ／ｓ〜４０Ｇｂ／
ｓであるデジタル通信用の光源として、電界吸収型光変
調器と、半導体レーザとを同一基板上に集積した変調器
集積半導体レーザが従来から用いられている。
ｓであるデジタル通信用の光源として、電界吸収型光変
調器と、半導体レーザとを同一基板上に集積した変調器
集積半導体レーザが従来から用いられている。
【０００３】図３は従来の光変調器集積半導体レーザの
構造を示す斜視図であり、厚さ１００μｍのｎ型（以
下、ｎ−と称す）ＩｎＰ基板１上に、厚さ０．５〜５μ
ｍのｎ−ＩｎＰ下クラッド層２、厚さ１０〜２００ｎｍ
のｎ−ＩｎＧａＡｓＰ光閉込層３、厚さ３〜１５ｎｍの
ＩｎＧａＡｓ層と厚さ３〜１５ｎｍのＩｎＧａＡｓＰ層
とを交互に複数層積層してなる多重量子井戸層４、厚さ
１０〜２００ｎｍのｐ型（以下、ｐ−と称す）ＩｎＧａ
ＡｓＰ光閉込層５、厚さ１〜５μｍのｐ−ＩｎＰ上クラ
ッド層６が順次配置されている。上クラッド層６は第１
上クラッド層６ａと第２上クラッド層６ｂとからなる。
ｎ−ＩｎＰバッファ層２、ｎ−ＩｎＧａＡｓＰ光閉込層
３、多重量子井戸層４、ｐ−ＩｎＧａＡｓＰ光閉込層
５、及び第１のｐ−ＩｎＰ上クラッド層６ａは、平面形
状が光を導波させる光導波方向に伸びる幅１．３μｍの
ストライプ形状であるリッジ形状の光導波路構造２８と
なっている。ＦｅドープＩｎＰ埋込層７、及び厚さ０．
１〜２μｍのｎ−ＩｎＰホールトラップ層８は、基板１
の、光導波方向に対して垂直な方向において光導波路構
造２８に隣接した領域、即ち光導波路構造２８の両側に
順次配置されている。光導波路構造２８と，これの両側
を挟み込むように配置された埋込層７及びホールトラッ
プ層８と，これらの上部に配置された第２上クラッド層
６ｂ及び厚さ０．１〜２μｍのキャリア濃度が高濃度な
ｐ−ＩｎＧａＡｓコンタクト層９とが、光導波方向に伸
びる所定幅を有するストライプ形状のメサ構造２９とな
っている。ポリイミド等の低誘電率材料よりなる低誘電
率埋込層１０は、基板１のメサ構造２９の両側の領域上
に配置されており、この埋込層１０と基板１との間，及
び埋込層１０と埋込層７及びホールトラップ層８との間
にはＳｉＯ2 膜１１ａが挟み込まれている。メサ構造２
９は、アイソレーション領域１４によって、光導波方向
において変調器部１０１と半導体レーザ部１０２とに電
気的に分離されている。このアイソレーション領域１４
には、ホールトラップ層８が設けられておらず、この領
域のコンタクト層９は除去されている。また、上クラッ
ド層６は上部が除去されて厚さが他の部分よりも薄くな
っているとともに、プロトン注入等により絶縁化されて
いる。コンタクト層９上及び低誘電率埋込層１０上には
ＳｉＯ2絶縁膜１１ｂが配置され、この絶縁膜１１ｂの
変調器部１０１上の領域，及び半導体レーザ部１０２上
の領域にはそれぞれ開口部が設けられている。変調器部
１０１上の絶縁膜１１ｂ上には変調器部ｐ側電極１２が
配置されており、半導体レーザ部１０２上の絶縁膜１１
ｂ上には半導体レーザ部ｐ側電極１３が配置されてお
り、それぞれ、上述した絶縁膜１１ｂの開口部において
コンタクト層９と接触している。基板１の裏側にはｎ側
共通電極３０が配置されている。半導体レーザ部１０２
の上クラッド層６内には、光導波方向に向かって周期的
な屈折率分布を与える回折格子が形成されているが、こ
こでは省略している。変調器部１０１の多重量子井戸層
４はそのバンドギャップエネルギーＥｇが、半導体レー
ザ部１０２の発振波長をλとすると、Ｅｇ≧ｈｃ／λ
（ｃ：光速、ｈ：プランク定数）となるように材料や積
層数や厚さ等が設定されている。この変調器部１０１の
多重量子井戸層４は光を導波する光導波層となり、半導
体レーザ部１０２の多重量子井戸層４は活性層となる。
構造を示す斜視図であり、厚さ１００μｍのｎ型（以
下、ｎ−と称す）ＩｎＰ基板１上に、厚さ０．５〜５μ
ｍのｎ−ＩｎＰ下クラッド層２、厚さ１０〜２００ｎｍ
のｎ−ＩｎＧａＡｓＰ光閉込層３、厚さ３〜１５ｎｍの
ＩｎＧａＡｓ層と厚さ３〜１５ｎｍのＩｎＧａＡｓＰ層
とを交互に複数層積層してなる多重量子井戸層４、厚さ
１０〜２００ｎｍのｐ型（以下、ｐ−と称す）ＩｎＧａ
ＡｓＰ光閉込層５、厚さ１〜５μｍのｐ−ＩｎＰ上クラ
ッド層６が順次配置されている。上クラッド層６は第１
上クラッド層６ａと第２上クラッド層６ｂとからなる。
ｎ−ＩｎＰバッファ層２、ｎ−ＩｎＧａＡｓＰ光閉込層
３、多重量子井戸層４、ｐ−ＩｎＧａＡｓＰ光閉込層
５、及び第１のｐ−ＩｎＰ上クラッド層６ａは、平面形
状が光を導波させる光導波方向に伸びる幅１．３μｍの
ストライプ形状であるリッジ形状の光導波路構造２８と
なっている。ＦｅドープＩｎＰ埋込層７、及び厚さ０．
１〜２μｍのｎ−ＩｎＰホールトラップ層８は、基板１
の、光導波方向に対して垂直な方向において光導波路構
造２８に隣接した領域、即ち光導波路構造２８の両側に
順次配置されている。光導波路構造２８と，これの両側
を挟み込むように配置された埋込層７及びホールトラッ
プ層８と，これらの上部に配置された第２上クラッド層
６ｂ及び厚さ０．１〜２μｍのキャリア濃度が高濃度な
ｐ−ＩｎＧａＡｓコンタクト層９とが、光導波方向に伸
びる所定幅を有するストライプ形状のメサ構造２９とな
っている。ポリイミド等の低誘電率材料よりなる低誘電
率埋込層１０は、基板１のメサ構造２９の両側の領域上
に配置されており、この埋込層１０と基板１との間，及
び埋込層１０と埋込層７及びホールトラップ層８との間
にはＳｉＯ2 膜１１ａが挟み込まれている。メサ構造２
９は、アイソレーション領域１４によって、光導波方向
において変調器部１０１と半導体レーザ部１０２とに電
気的に分離されている。このアイソレーション領域１４
には、ホールトラップ層８が設けられておらず、この領
域のコンタクト層９は除去されている。また、上クラッ
ド層６は上部が除去されて厚さが他の部分よりも薄くな
っているとともに、プロトン注入等により絶縁化されて
いる。コンタクト層９上及び低誘電率埋込層１０上には
ＳｉＯ2絶縁膜１１ｂが配置され、この絶縁膜１１ｂの
変調器部１０１上の領域，及び半導体レーザ部１０２上
の領域にはそれぞれ開口部が設けられている。変調器部
１０１上の絶縁膜１１ｂ上には変調器部ｐ側電極１２が
配置されており、半導体レーザ部１０２上の絶縁膜１１
ｂ上には半導体レーザ部ｐ側電極１３が配置されてお
り、それぞれ、上述した絶縁膜１１ｂの開口部において
コンタクト層９と接触している。基板１の裏側にはｎ側
共通電極３０が配置されている。半導体レーザ部１０２
の上クラッド層６内には、光導波方向に向かって周期的
な屈折率分布を与える回折格子が形成されているが、こ
こでは省略している。変調器部１０１の多重量子井戸層
４はそのバンドギャップエネルギーＥｇが、半導体レー
ザ部１０２の発振波長をλとすると、Ｅｇ≧ｈｃ／λ
（ｃ：光速、ｈ：プランク定数）となるように材料や積
層数や厚さ等が設定されている。この変調器部１０１の
多重量子井戸層４は光を導波する光導波層となり、半導
体レーザ部１０２の多重量子井戸層４は活性層となる。
【０００４】次に、従来の変調器集積半導体レーザの動
作について説明する。半導体レーザ部１０２にｐ側電極
１３が正，ｎ側共通電極３０が負となるよう電圧を印加
すると、半導体レーザ部１０２において発光再結合によ
り光が発生し、その光は多重量子井戸層４に沿って導波
され変調器部１０１に入射される。変調器部１０１への
印加電圧が０Ｖのとき、半導体レーザ部１０２から変調
器部１０１に入射した光は、多重量子井戸層４のバンド
ギャップエネルギーが入射される光のエネルギーよりも
高いため、吸収されず変調器側の端面より出射される。
作について説明する。半導体レーザ部１０２にｐ側電極
１３が正，ｎ側共通電極３０が負となるよう電圧を印加
すると、半導体レーザ部１０２において発光再結合によ
り光が発生し、その光は多重量子井戸層４に沿って導波
され変調器部１０１に入射される。変調器部１０１への
印加電圧が０Ｖのとき、半導体レーザ部１０２から変調
器部１０１に入射した光は、多重量子井戸層４のバンド
ギャップエネルギーが入射される光のエネルギーよりも
高いため、吸収されず変調器側の端面より出射される。
【０００５】変調器部１０１の多重量子井戸層４に電界
が加わるようｐｎ接合に逆バイアス電圧を加えると、量
子閉じ込めシュタルク効果が生じ、変調器部１０１の光
の吸収スペクトルが長波長側にシフトし、半導体レーザ
部１０２からの光を吸収するようになり、変調器側端面
からの光の出射量が減少する。
が加わるようｐｎ接合に逆バイアス電圧を加えると、量
子閉じ込めシュタルク効果が生じ、変調器部１０１の光
の吸収スペクトルが長波長側にシフトし、半導体レーザ
部１０２からの光を吸収するようになり、変調器側端面
からの光の出射量が減少する。
【０００６】このように、変調器部１０１に印加する逆
バイアス電圧を変調することにより半導体レーザ部１０
２において出射される光の変調が可能となる。
バイアス電圧を変調することにより半導体レーザ部１０
２において出射される光の変調が可能となる。
【０００７】基板１の幅は約３００μｍ、変調器部１０
１の光が出射される端面に垂直な方向の長さＬは５０〜
２００μｍ、典型的な変調器部１０１のｐ側電極１２の
大きさは５０μｍ×５０μｍ、変調器部１０１において
ポリイミド埋込層１０により埋め込まれるメサ構造１９
の幅（以下メサ幅）Ｗは６〜１０μｍである。
１の光が出射される端面に垂直な方向の長さＬは５０〜
２００μｍ、典型的な変調器部１０１のｐ側電極１２の
大きさは５０μｍ×５０μｍ、変調器部１０１において
ポリイミド埋込層１０により埋め込まれるメサ構造１９
の幅（以下メサ幅）Ｗは６〜１０μｍである。
【０００８】変調器部１０１の容量Ｃは等価回路的には
以下に示す式を用いて表される。
以下に示す式を用いて表される。
【０００９】
【数１】
【００１０】Ｃ1 は量子井戸層４のｐｎ接合の有する容
量であり、ωは量子井戸層４のストライプ幅、ε1 はＩ
ｎＧａＡｓ／ＩｎＧａＡｓＰ量子井戸層４の比誘電率、
ε0は真空の誘電率、ｄ1 は量子井戸層４の全体の層厚
である。ε1 ＝１３，ｄ1 ＝１７０ｎｍ，ω＝１．３μ
ｍ，Ｌ＝５０μｍのとき、Ｃ1 ＝０．０４４ｐＦとな
る。
量であり、ωは量子井戸層４のストライプ幅、ε1 はＩ
ｎＧａＡｓ／ＩｎＧａＡｓＰ量子井戸層４の比誘電率、
ε0は真空の誘電率、ｄ1 は量子井戸層４の全体の層厚
である。ε1 ＝１３，ｄ1 ＝１７０ｎｍ，ω＝１．３μ
ｍ，Ｌ＝５０μｍのとき、Ｃ1 ＝０．０４４ｐＦとな
る。
【００１１】また、Ｃ2 はＦｅドープＩｎＰ埋込層７
が、ｎ−ＩｎＰホールトラップ層８とｎ−ＩｎＰ基板１
に挟まれていることにより生じる容量であり、ｄ2 はＦ
ｅドープＩｎＰ埋込層７の厚さ、ε2 はＦｅドープＩｎ
Ｐ埋込層７の比誘電率である。ε2 ＝１３，Ｌ＝５０μ
ｍ，Ｗ＝６μｍ，ω＝１．３μｍ，ｄ2 ＝３．５μｍと
したとき、Ｃ2 ＝０．００８ｐＦとなる。
が、ｎ−ＩｎＰホールトラップ層８とｎ−ＩｎＰ基板１
に挟まれていることにより生じる容量であり、ｄ2 はＦ
ｅドープＩｎＰ埋込層７の厚さ、ε2 はＦｅドープＩｎ
Ｐ埋込層７の比誘電率である。ε2 ＝１３，Ｌ＝５０μ
ｍ，Ｗ＝６μｍ，ω＝１．３μｍ，ｄ2 ＝３．５μｍと
したとき、Ｃ2 ＝０．００８ｐＦとなる。
【００１２】Ｃ3 は変調器部ｐ側電極１２とｎ−ＩｎＰ
基板１と、ポリイミド埋込層１０とからなる容量であ
る。Ｓはポリイミド埋込層１０上の領域の変調器部ｐ側
電極１２の面積、ｄ3 はポリイミド埋込層１０の層厚で
ある。ε3 はポリイミドの比誘電率である。ε3 ＝３．
３，Ｓ＝５０μｍ×５０μｍ，ｄ3 ＝５μｍとすると、
Ｃ3 ＝０．０１５ｐＦとなる。
基板１と、ポリイミド埋込層１０とからなる容量であ
る。Ｓはポリイミド埋込層１０上の領域の変調器部ｐ側
電極１２の面積、ｄ3 はポリイミド埋込層１０の層厚で
ある。ε3 はポリイミドの比誘電率である。ε3 ＝３．
３，Ｓ＝５０μｍ×５０μｍ，ｄ3 ＝５μｍとすると、
Ｃ3 ＝０．０１５ｐＦとなる。
【００１３】従って上記の値で従来の変調器部１０１の
容量Ｃを求めると、Ｃ＝０．０６７ｐＦとなる。
容量Ｃを求めると、Ｃ＝０．０６７ｐＦとなる。
【００１４】変調器部１０１の遮断周波数ｆｃは、
【００１５】
【数２】
【００１６】で表され、変調器部１０１の駆動装置（図
示せず）の終端抵抗の値ＲZ ＝５０Ωの時、ｆｃ＝９５
ＧＨｚとなる。
示せず）の終端抵抗の値ＲZ ＝５０Ωの時、ｆｃ＝９５
ＧＨｚとなる。
【００１７】変調器部１０１において広い周波数帯域を
得るには、容量Ｃを小さくすることが有効である。すな
わち、ω，Ｗ−ω，Ｓの値を小さくする、あるいは
ｄ1 ，ｄ2 ，ｄ3 の値を大きくすることが有効である。
得るには、容量Ｃを小さくすることが有効である。すな
わち、ω，Ｗ−ω，Ｓの値を小さくする、あるいは
ｄ1 ，ｄ2 ，ｄ3 の値を大きくすることが有効である。
【００１８】つまり、メサ幅Ｗを、多重量子井戸層４を
伝搬する光がＦｅドープＩｎＰ層７およびｎ−ＩｎＰホ
ールトラップ層８にしみ出すのを妨げない範囲で狭める
と、容量Ｃ2 を小さくすることができ、広い周波数帯域
を得られる変調器部１０１を得ることができる。従来の
光導波路構造２８の場合、光は多重量子井戸層４から、
片側約２μｍずつしみ出すので、メサ幅Ｗのとり得る最
少値は６μｍ程度となる。したがって、メサ幅Ｗを約６
μｍとすることにより広い周波数帯域を得られる高性能
な変調器部１０１を備えた変調器集積半導体レーザを得
ることができる。
伝搬する光がＦｅドープＩｎＰ層７およびｎ−ＩｎＰホ
ールトラップ層８にしみ出すのを妨げない範囲で狭める
と、容量Ｃ2 を小さくすることができ、広い周波数帯域
を得られる変調器部１０１を得ることができる。従来の
光導波路構造２８の場合、光は多重量子井戸層４から、
片側約２μｍずつしみ出すので、メサ幅Ｗのとり得る最
少値は６μｍ程度となる。したがって、メサ幅Ｗを約６
μｍとすることにより広い周波数帯域を得られる高性能
な変調器部１０１を備えた変調器集積半導体レーザを得
ることができる。
【００１９】また低誘電率埋込層１０は、メサ構造２９
を半導体層からなる電流ブロック層等により埋め込む代
わりに設けられているもので、このポリイミド等の低誘
電率材料は、半導体層よりも誘電率が低いことから、こ
の低誘電率埋込層１０でメサ構造２９を埋め込むこと
で、素子の容量Ｃ3 を小さくすることが可能となる。素
子容量をより小さくするには、基板１上の低誘電率埋込
層１０を配置する領域上には、半導体層ができるかぎり
配置されないようにする必要がある。このポリイミド層
１０の層厚ｄ3 は厚い方がＣ3 を小さくできるが、製造
上は電極を形成する上面の凹凸が少ないことが好まし
く、メサ構造２９の厚さはｄ3 と同じ程度の厚さとする
必要がある。
を半導体層からなる電流ブロック層等により埋め込む代
わりに設けられているもので、このポリイミド等の低誘
電率材料は、半導体層よりも誘電率が低いことから、こ
の低誘電率埋込層１０でメサ構造２９を埋め込むこと
で、素子の容量Ｃ3 を小さくすることが可能となる。素
子容量をより小さくするには、基板１上の低誘電率埋込
層１０を配置する領域上には、半導体層ができるかぎり
配置されないようにする必要がある。このポリイミド層
１０の層厚ｄ3 は厚い方がＣ3 を小さくできるが、製造
上は電極を形成する上面の凹凸が少ないことが好まし
く、メサ構造２９の厚さはｄ3 と同じ程度の厚さとする
必要がある。
【００２０】図４は従来の変調器集積半導体レーザの製
造方法を示す工程図であり、図４(a),(b) は図３のIVa-
IVa 線に相当する断面図、図４(c),(d),(h) 〜(j) は、
図３のIVc-IVc 線に相当する断面図、図４(e) 〜(g) は
斜視図である。図において、図３と同一符号は同一又は
相当する部分を示している。
造方法を示す工程図であり、図４(a),(b) は図３のIVa-
IVa 線に相当する断面図、図４(c),(d),(h) 〜(j) は、
図３のIVc-IVc 線に相当する断面図、図４(e) 〜(g) は
斜視図である。図において、図３と同一符号は同一又は
相当する部分を示している。
【００２１】以下、図４を用いて製造方法について説明
する。まず、ｎ−ＩｎＰ基板１上に、ｎ−ＩｎＰ下クラ
ッド層２、ｎ−ＩｎＧａＡｓＰ光閉込（ＳＣＨ：Separa
te confinement heterostructure）層３，ＩｎＧａＡｓ
層とＩｎＧａＡｓＰ層とを交互に積層してなる多重量子
井戸層４、ｐ−ＩｎＧａＡｓＰ光閉込層５、ｐ−ＩｎＰ
第１上クラッド層６ａ、ｐ−ＩｎＧａＡｓＰ層（図示せ
ず）をＣＶＤ(Chemical vapor deposition) 法により結
晶成長させる。そして、図４(a) に示すように、基板１
上全面にレジスト膜（図示せず）を形成し、このレジス
ト膜に干渉露光法を用いて光導波方向に周期的に配列さ
れた回折格子パターンを形成し、それをマスクとしてｐ
−ＩｎＧａＡｓＰ層をエッチングして回折格子３１を形
成した後、レジスト膜を除去する。次に、図４(b) に示
すように、基板１上に再度ｐ−ＩｎＰ第１上クラッド層
６ａを結晶成長させた後、マスクとしてＳｉＯ2 膜１５
を用いて、基板１上の変調器部を形成する領域上のｎ−
ＩｎＰバッファ層２、ｎ−ＩｎＧａＡｓＰ光閉込層３，
多重量子井戸層４、ｐ−ＩｎＧａＡｓＰ光閉込層５、ｐ
−ＩｎＰ第１上クラッド層６ａ、及びｐ−ＩｎＧａＡｓ
Ｐ回折格子３１をＣＨ4 とＨ2 の混合ガスを用いたドラ
イエッチングにより除去する。さらに、ＳｉＯ2 膜１５
を選択成長用のマスクとして用いて、基板１の変調器部
を形成する領域に、ｎ−ＩｎＰ下クラッド層２，ｎ−Ｉ
ｎＧａＡｓＰ光閉込層３，多重量子井戸層４，ｐ−Ｉｎ
ＧａＡｓＰ光閉込層５，ｐ−ＩｎＰ第１上クラッド層６
ａをＭＯＣＶＤ(metal-organic chemical vapor deposi
tion) 法により順次選択成長する。
する。まず、ｎ−ＩｎＰ基板１上に、ｎ−ＩｎＰ下クラ
ッド層２、ｎ−ＩｎＧａＡｓＰ光閉込（ＳＣＨ：Separa
te confinement heterostructure）層３，ＩｎＧａＡｓ
層とＩｎＧａＡｓＰ層とを交互に積層してなる多重量子
井戸層４、ｐ−ＩｎＧａＡｓＰ光閉込層５、ｐ−ＩｎＰ
第１上クラッド層６ａ、ｐ−ＩｎＧａＡｓＰ層（図示せ
ず）をＣＶＤ(Chemical vapor deposition) 法により結
晶成長させる。そして、図４(a) に示すように、基板１
上全面にレジスト膜（図示せず）を形成し、このレジス
ト膜に干渉露光法を用いて光導波方向に周期的に配列さ
れた回折格子パターンを形成し、それをマスクとしてｐ
−ＩｎＧａＡｓＰ層をエッチングして回折格子３１を形
成した後、レジスト膜を除去する。次に、図４(b) に示
すように、基板１上に再度ｐ−ＩｎＰ第１上クラッド層
６ａを結晶成長させた後、マスクとしてＳｉＯ2 膜１５
を用いて、基板１上の変調器部を形成する領域上のｎ−
ＩｎＰバッファ層２、ｎ−ＩｎＧａＡｓＰ光閉込層３，
多重量子井戸層４、ｐ−ＩｎＧａＡｓＰ光閉込層５、ｐ
−ＩｎＰ第１上クラッド層６ａ、及びｐ−ＩｎＧａＡｓ
Ｐ回折格子３１をＣＨ4 とＨ2 の混合ガスを用いたドラ
イエッチングにより除去する。さらに、ＳｉＯ2 膜１５
を選択成長用のマスクとして用いて、基板１の変調器部
を形成する領域に、ｎ−ＩｎＰ下クラッド層２，ｎ−Ｉ
ｎＧａＡｓＰ光閉込層３，多重量子井戸層４，ｐ−Ｉｎ
ＧａＡｓＰ光閉込層５，ｐ−ＩｎＰ第１上クラッド層６
ａをＭＯＣＶＤ(metal-organic chemical vapor deposi
tion) 法により順次選択成長する。
【００２２】ＳｉＯ2 膜１５を除去した後、図４(c) に
示すように、基板１上方に回折格子３１の周期方向に向
かって伸びるストライプ形状のＳｉＯ2 膜１６を形成
し、これをマスクとしてＣＨ4 とＨ2 の混合ガスを用い
たドライエッチングにより基板１上方から下クラッド層
２に達するまでドライエッチングして光導波路構造２８
を形成する。
示すように、基板１上方に回折格子３１の周期方向に向
かって伸びるストライプ形状のＳｉＯ2 膜１６を形成
し、これをマスクとしてＣＨ4 とＨ2 の混合ガスを用い
たドライエッチングにより基板１上方から下クラッド層
２に達するまでドライエッチングして光導波路構造２８
を形成する。
【００２３】図４(d) に示すように、ＳｉＯ2 膜１６を
選択成長用のマスクとして用いて、ＦｅドープＩｎＰ層
７，ｎ−ＩｎＰホールトラップ層８をＭＯＣＶＤ法によ
り、基板１上の、光導波路構造２８の両側の領域上に順
次結晶成長させ、光導波路構造２８を埋め込む。
選択成長用のマスクとして用いて、ＦｅドープＩｎＰ層
７，ｎ−ＩｎＰホールトラップ層８をＭＯＣＶＤ法によ
り、基板１上の、光導波路構造２８の両側の領域上に順
次結晶成長させ、光導波路構造２８を埋め込む。
【００２４】ＳｉＯ2 膜１６を除去した後、図４(e) に
示すように、変調器部と半導体レーザ部との境界部分と
なる，アイソレーション領域１４を形成する領域のｎ−
ＩｎＰホールトラップ層８と第１上クラッド層６ａの上
部を除去する。続いて、図４(f) に示すように、基板１
上全面に、ｐ−ＩｎＰ第２上クラッド層６ｂ，ｐ−Ｉｎ
ＧａＡｓコンタクト層９をＭＯＣＶＤ法により結晶成長
させ、図４(g) に示すように、アイソレーション領域１
４を形成する領域のｐ−ＩｎＧａＡｓコンタクト層９を
エッチングにより除去した後、アイソレーション領域１
４を形成する領域のｐ−ＩｎＰクラッド層６にプロトン
注入し、高抵抗化領域６ｃを形成してアイソレーション
領域１４を得る。
示すように、変調器部と半導体レーザ部との境界部分と
なる，アイソレーション領域１４を形成する領域のｎ−
ＩｎＰホールトラップ層８と第１上クラッド層６ａの上
部を除去する。続いて、図４(f) に示すように、基板１
上全面に、ｐ−ＩｎＰ第２上クラッド層６ｂ，ｐ−Ｉｎ
ＧａＡｓコンタクト層９をＭＯＣＶＤ法により結晶成長
させ、図４(g) に示すように、アイソレーション領域１
４を形成する領域のｐ−ＩｎＧａＡｓコンタクト層９を
エッチングにより除去した後、アイソレーション領域１
４を形成する領域のｐ−ＩｎＰクラッド層６にプロトン
注入し、高抵抗化領域６ｃを形成してアイソレーション
領域１４を得る。
【００２５】次に、図４(h) に示すように、ＣＨ4 とＨ
2 とを含む混合ガスを用いたドライエッチングにより、
光導波方向に伸びるストライプ形状のＳｉＯ2 膜１７を
マスクに用いて、基板１上の、光導波路構造２８を幅方
向の中心とした所定幅のストライプ形状の領域以外の領
域を除去して、幅Ｗが約６μｍで高さＤが約５μｍであ
るメサ構造２９を形成する。このとき、ＦｅドープＩｎ
Ｐ層７の一部がメサ構造２９の両側に残ると、この残っ
たＦｅドープＩｎＰ層７の部分を後述する工程において
ＩｎＰよりも低誘電率である材料で置き換えることがで
きず、素子容量が増加することになるため、Ｆｅドープ
ＩｎＰ層７を完全に除去できるように、ドライエッチン
グをエッチング時間で制御する。
2 とを含む混合ガスを用いたドライエッチングにより、
光導波方向に伸びるストライプ形状のＳｉＯ2 膜１７を
マスクに用いて、基板１上の、光導波路構造２８を幅方
向の中心とした所定幅のストライプ形状の領域以外の領
域を除去して、幅Ｗが約６μｍで高さＤが約５μｍであ
るメサ構造２９を形成する。このとき、ＦｅドープＩｎ
Ｐ層７の一部がメサ構造２９の両側に残ると、この残っ
たＦｅドープＩｎＰ層７の部分を後述する工程において
ＩｎＰよりも低誘電率である材料で置き換えることがで
きず、素子容量が増加することになるため、Ｆｅドープ
ＩｎＰ層７を完全に除去できるように、ドライエッチン
グをエッチング時間で制御する。
【００２６】その後、図４(i) に示すように、基板１上
全面にＳｉＯ2 膜１１ａをスパッタ法で形成後、ポリイ
ミド剤を基板１上全面に塗布し、上面を平坦化した後、
熱処理して硬化させ、図４(k) に示すように、硬化した
ポリイミド剤をＯ2 −ＲＩＥ(Reactive ion etching)
法，即ち酸素ガスを用いた反応性イオンエッチングによ
り、エッチバックして、上面が平坦な状態を保ったまま
メサ構造１９上のＳｉＯ2 膜１１を露出させ、メサ構造
２９の側部に低誘電率埋込層１０を設ける。
全面にＳｉＯ2 膜１１ａをスパッタ法で形成後、ポリイ
ミド剤を基板１上全面に塗布し、上面を平坦化した後、
熱処理して硬化させ、図４(k) に示すように、硬化した
ポリイミド剤をＯ2 −ＲＩＥ(Reactive ion etching)
法，即ち酸素ガスを用いた反応性イオンエッチングによ
り、エッチバックして、上面が平坦な状態を保ったまま
メサ構造１９上のＳｉＯ2 膜１１を露出させ、メサ構造
２９の側部に低誘電率埋込層１０を設ける。
【００２７】さらに、図４(j) に示すように、基板１上
全面にＳｉＯ2 膜１１ｂをスパッタ法等により形成し、
コンタクト層９のｐ側電極とコンタクトを取る領域上の
ＳｉＯ2 膜１１ａ，及びＳｉＯ2 膜１１ｂをエッチング
により除去して開口部を設け、ｐ−ＩｎＧａＡｓコンタ
クト層９を露出させる。
全面にＳｉＯ2 膜１１ｂをスパッタ法等により形成し、
コンタクト層９のｐ側電極とコンタクトを取る領域上の
ＳｉＯ2 膜１１ａ，及びＳｉＯ2 膜１１ｂをエッチング
により除去して開口部を設け、ｐ−ＩｎＧａＡｓコンタ
クト層９を露出させる。
【００２８】その後、基板１の上面に変調器部ｐ側電極
１２，及び半導体レーザｐ側電極１３を形成する。ま
た、基板１の裏面にｎ側共通電極１８を形成し、へき開
を行うことにより、図３に示すような共振器集積型半導
体レーザを得る。
１２，及び半導体レーザｐ側電極１３を形成する。ま
た、基板１の裏面にｎ側共通電極１８を形成し、へき開
を行うことにより、図３に示すような共振器集積型半導
体レーザを得る。
【００２９】ここで、上述したように、従来の共振器集
積型半導体レーザの製造方法において、広い周波数帯域
の得られる特性のすぐれた共振器集積型半導体レーザを
得るためには、素子の容量を減らす必要があり、図４
(h) に示したメサ構造２９を形成する工程で、微細な幅
のメサ構造２９を精度良く得るとともに、メサ構造２９
の両側のＦｅドープＩｎＰ埋込層７を完全に除去する必
要がある。つまり、幅Ｗ＝６μｍ、高さＤ＝５μｍのメ
サ構造２９を精度良く得る必要がある。
積型半導体レーザの製造方法において、広い周波数帯域
の得られる特性のすぐれた共振器集積型半導体レーザを
得るためには、素子の容量を減らす必要があり、図４
(h) に示したメサ構造２９を形成する工程で、微細な幅
のメサ構造２９を精度良く得るとともに、メサ構造２９
の両側のＦｅドープＩｎＰ埋込層７を完全に除去する必
要がある。つまり、幅Ｗ＝６μｍ、高さＤ＝５μｍのメ
サ構造２９を精度良く得る必要がある。
【００３０】この工程において、エッチングとして、Ｃ
Ｈ4 とＨ2 の混合ガスを用いたドライエッチングを用い
ると、幅、深さの制御を高精度に行うことが可能であ
る。しかしながら、通常、共振器集積型半導体レーザの
基板の幅は、素子の扱いやすさの点から、約３００μｍ
程度の幅があり、メサ構造を形成する工程においては、
基板１上に形成された半導体層のうちの、メサ構造１９
を形成する領域以外の領域を除去する必要がある。即
ち、基板１の全面積に対して、約９５％の部分にわたっ
て深さ約５μｍのエッチングを行う必要がある。従っ
て、除去するＩｎＰ等の半導体層の量が多いため、エッ
チングの化学反応に要する時間が長くなり、メサ構造２
９を形成する工程にかかる時間が長くなってしまう。
Ｈ4 とＨ2 の混合ガスを用いたドライエッチングを用い
ると、幅、深さの制御を高精度に行うことが可能であ
る。しかしながら、通常、共振器集積型半導体レーザの
基板の幅は、素子の扱いやすさの点から、約３００μｍ
程度の幅があり、メサ構造を形成する工程においては、
基板１上に形成された半導体層のうちの、メサ構造１９
を形成する領域以外の領域を除去する必要がある。即
ち、基板１の全面積に対して、約９５％の部分にわたっ
て深さ約５μｍのエッチングを行う必要がある。従っ
て、除去するＩｎＰ等の半導体層の量が多いため、エッ
チングの化学反応に要する時間が長くなり、メサ構造２
９を形成する工程にかかる時間が長くなってしまう。
【００３１】また、エッチングとしてＨＣｌ等を用いた
ウェットエッチングを用いると、エッチング速度がドラ
イエッチングよりも十分に速いため、エッチング時間は
短縮できるが、メサ幅、深さとも精度良く制御すること
が困難であった。
ウェットエッチングを用いると、エッチング速度がドラ
イエッチングよりも十分に速いため、エッチング時間は
短縮できるが、メサ幅、深さとも精度良く制御すること
が困難であった。
【００３２】一方、図５は従来の半導体装置の製造方法
の主要工程である，メサ構造の製造工程を模式的に示す
断面図であり、この図を用いて半導体装置の製造方法に
おけるメサ構造の製造工程を説明する。ＩｎＰからなる
半導体層４０上に、ＳｉＯ2等からなるストライプ形状
の絶縁膜４１を作製し、これをエッチングマスクとして
ＣＨ4 とＨ2 の混合ガスを用いたドライエッチングを行
うことにより、高さＤ、幅Ｗのメサ構造４２が形成され
る。このとき、エッチングされる深さＤはドライエッチ
ングのエッチングレートυ（単位：μｍ／ｓ）を予め調
べておくことで、エッチング時間Ｔにより制御すること
が可能である。この時、エッチング深さと時間との関係
は、Ｔ＝Ｄ／υと表される。
の主要工程である，メサ構造の製造工程を模式的に示す
断面図であり、この図を用いて半導体装置の製造方法に
おけるメサ構造の製造工程を説明する。ＩｎＰからなる
半導体層４０上に、ＳｉＯ2等からなるストライプ形状
の絶縁膜４１を作製し、これをエッチングマスクとして
ＣＨ4 とＨ2 の混合ガスを用いたドライエッチングを行
うことにより、高さＤ、幅Ｗのメサ構造４２が形成され
る。このとき、エッチングされる深さＤはドライエッチ
ングのエッチングレートυ（単位：μｍ／ｓ）を予め調
べておくことで、エッチング時間Ｔにより制御すること
が可能である。この時、エッチング深さと時間との関係
は、Ｔ＝Ｄ／υと表される。
【００３３】このような従来の半導体装置においても、
ドライエッチングを用いているため、所定の幅及び高さ
を備えたメサ構造を精度良く形成することが可能である
が、ドライエッチングのみにより形成されるためにメサ
構造４２を形成するのに必要な時間が長くなっていた。
ドライエッチングを用いているため、所定の幅及び高さ
を備えたメサ構造を精度良く形成することが可能である
が、ドライエッチングのみにより形成されるためにメサ
構造４２を形成するのに必要な時間が長くなっていた。
【００３４】
【発明が解決しようとする課題】このように従来の変調
器集積半導体レーザ等の半導体装置において、ドライエ
ッチングを用いてメサ構造を形成すると、精度のよい微
細なメサ構造を形成することができるが、エッチングの
化学反応に要する時間が長くなり、メサ構造を形成する
工程に要する時間が長くなるという問題があった。この
結果、製造にかかる工期が長くなり、これがコストを増
大させる原因となっていた。
器集積半導体レーザ等の半導体装置において、ドライエ
ッチングを用いてメサ構造を形成すると、精度のよい微
細なメサ構造を形成することができるが、エッチングの
化学反応に要する時間が長くなり、メサ構造を形成する
工程に要する時間が長くなるという問題があった。この
結果、製造にかかる工期が長くなり、これがコストを増
大させる原因となっていた。
【００３５】また、ドライエッチングの代わりにウエッ
トエッチングを用いるとメサ構造の形成にかかる時間は
短くなるが、精度のよい微細なメサ構造を形成すること
ができないという問題があった。
トエッチングを用いるとメサ構造の形成にかかる時間は
短くなるが、精度のよい微細なメサ構造を形成すること
ができないという問題があった。
【００３６】この発明は、短時間で精度良くメサ構造が
形成可能な半導体装置の製造方法を提供することを目的
とする。
形成可能な半導体装置の製造方法を提供することを目的
とする。
【００３７】
【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、半導体基板上に、ウェットエッチング
に対してエッチングストッパ層となるウエット用エッチ
ングストッパ層と、ドライエッチングに対してエッチン
グストッパ層となるドライ用エッチングストッパ層と、
半導体層とを順次形成する工程と、上記半導体層の，平
面形状が所定幅のストライプ形状である第１の領域の両
側にそれぞれ隣接した，２本の所定幅の領域のみを、上
記ドライ用エッチングストッパ層に達する深さまでドラ
イエッチングする工程と、上記半導体層の，第１の領域
を除く領域を、上記ウエット用エッチングストッパ層に
達する深さまでウエットエッチングする工程とを備えた
ものである。
置の製造方法は、半導体基板上に、ウェットエッチング
に対してエッチングストッパ層となるウエット用エッチ
ングストッパ層と、ドライエッチングに対してエッチン
グストッパ層となるドライ用エッチングストッパ層と、
半導体層とを順次形成する工程と、上記半導体層の，平
面形状が所定幅のストライプ形状である第１の領域の両
側にそれぞれ隣接した，２本の所定幅の領域のみを、上
記ドライ用エッチングストッパ層に達する深さまでドラ
イエッチングする工程と、上記半導体層の，第１の領域
を除く領域を、上記ウエット用エッチングストッパ層に
達する深さまでウエットエッチングする工程とを備えた
ものである。
【００３８】また、この発明に係る半導体装置の製造方
法は、半導体基板上に、ドライエッチングに対してエッ
チングストッパ層となるドライ用エッチングストッパ層
と、ウエットエッチングに対してエッチングストッパ層
となるウエット用エッチングストッパ層と、半導体層と
を順次形成する工程と、上記半導体層の，平面形状が所
定幅のストライプ形状である第１の領域の両側の、該第
１の領域に対して所定の間隔を隔てて位置する領域を、
上記ウエット用エッチングストッパ層に達する深さまで
ウエットエッチングする工程と、上記半導体層の第１の
領域を除いた領域を、上記ドライ用エッチングストッパ
層に達するまでドライエッチングする工程とを備えたも
のである。
法は、半導体基板上に、ドライエッチングに対してエッ
チングストッパ層となるドライ用エッチングストッパ層
と、ウエットエッチングに対してエッチングストッパ層
となるウエット用エッチングストッパ層と、半導体層と
を順次形成する工程と、上記半導体層の，平面形状が所
定幅のストライプ形状である第１の領域の両側の、該第
１の領域に対して所定の間隔を隔てて位置する領域を、
上記ウエット用エッチングストッパ層に達する深さまで
ウエットエッチングする工程と、上記半導体層の第１の
領域を除いた領域を、上記ドライ用エッチングストッパ
層に達するまでドライエッチングする工程とを備えたも
のである。
【００３９】また、上記半導体装置の製造方法におい
て、上記ウエット用エッチングストッパ層は、ＩｎＧａ
ＡｓＰ層からなり、上記ドライ用エッチングストッパ層
は、ＩｎＡｌＡｓ層からなり、上記半導体層は、ＩｎＰ
からなり、上記ウエットエッチングを、ＨＣｌをエッチ
ング液として用いたものとし、上記ドライエッチング
は、ＣＨ4 とＨ2 とを含む混合ガスを用いたものとした
ものである。
て、上記ウエット用エッチングストッパ層は、ＩｎＧａ
ＡｓＰ層からなり、上記ドライ用エッチングストッパ層
は、ＩｎＡｌＡｓ層からなり、上記半導体層は、ＩｎＰ
からなり、上記ウエットエッチングを、ＨＣｌをエッチ
ング液として用いたものとし、上記ドライエッチング
は、ＣＨ4 とＨ2 とを含む混合ガスを用いたものとした
ものである。
【００４０】また、この発明に係る半導体装置の製造方
法は、互いに接するよう配列された半導体レーザ領域と
変調器領域とを有する第１導電型半導体基板上に、ウェ
ットエッチングに対してエッチングストッパ層となる第
１導電型ウエット用エッチングストッパ層と、ドライエ
ッチングに対してエッチングストッパ層となる第１導電
型ドライ用エッチングストッパ層とを形成する工程と、
該ドライ用エッチングストッパ層上に、上記半導体レー
ザ領域上の領域が、第１導電型下クラッド層と，活性層
と，その内部に回折格子を有する第１の第２導電型上ク
ラッド層とが積層されてなり、上記変調器領域上の領域
が第１導電型下クラッド層と，光導波層と，第１の第２
導電型上クラッド層とが積層されてなる、上記半導体レ
ーザ領域と変調器領域との配列方向に向かって伸びる所
定幅のストライプ形状を有する光導波路構造を形成する
工程と、上記光導波路構造の両側のドライ用エッチング
ストッパ層上に、この光導波路構造を埋め込むように電
流ブロック層を形成する工程と、この電流ブロック層と
上記光導波路構造上に第２の第２導電型上クラッド層
と、第２導電型コンタクト層とを形成する工程と、上記
半導体レーザ領域と共振器領域との境界領域上にアイソ
レーション領域を形成する工程と、上記コンタクト層
の、上記光導波路構造を幅方向の中心とした所定幅を有
するストライプ形状のメサ構造を形成する領域の両側に
それぞれ隣接する２本の所定幅の領域のみを、上記ドラ
イ用エッチングストッパ層に達する深さまでドライエッ
チングしてメサ構造を形成する工程と、上記メサ構造以
外の上記ウエット用エッチングストッパ層上に形成され
た半導体層を上記ウエット用エッチングストッパ層に達
する深さまでウエットエッチングする工程と、上記メサ
構造を埋め込むように低誘電率材料からなる層を上記メ
サ構造の両側に形成する工程と、上記半導体レーザ領域
上、及び上記変調器領域上にそれぞれ電極を形成する工
程と、上記基板の裏面上に電極を形成する工程とを備え
たものである。
法は、互いに接するよう配列された半導体レーザ領域と
変調器領域とを有する第１導電型半導体基板上に、ウェ
ットエッチングに対してエッチングストッパ層となる第
１導電型ウエット用エッチングストッパ層と、ドライエ
ッチングに対してエッチングストッパ層となる第１導電
型ドライ用エッチングストッパ層とを形成する工程と、
該ドライ用エッチングストッパ層上に、上記半導体レー
ザ領域上の領域が、第１導電型下クラッド層と，活性層
と，その内部に回折格子を有する第１の第２導電型上ク
ラッド層とが積層されてなり、上記変調器領域上の領域
が第１導電型下クラッド層と，光導波層と，第１の第２
導電型上クラッド層とが積層されてなる、上記半導体レ
ーザ領域と変調器領域との配列方向に向かって伸びる所
定幅のストライプ形状を有する光導波路構造を形成する
工程と、上記光導波路構造の両側のドライ用エッチング
ストッパ層上に、この光導波路構造を埋め込むように電
流ブロック層を形成する工程と、この電流ブロック層と
上記光導波路構造上に第２の第２導電型上クラッド層
と、第２導電型コンタクト層とを形成する工程と、上記
半導体レーザ領域と共振器領域との境界領域上にアイソ
レーション領域を形成する工程と、上記コンタクト層
の、上記光導波路構造を幅方向の中心とした所定幅を有
するストライプ形状のメサ構造を形成する領域の両側に
それぞれ隣接する２本の所定幅の領域のみを、上記ドラ
イ用エッチングストッパ層に達する深さまでドライエッ
チングしてメサ構造を形成する工程と、上記メサ構造以
外の上記ウエット用エッチングストッパ層上に形成され
た半導体層を上記ウエット用エッチングストッパ層に達
する深さまでウエットエッチングする工程と、上記メサ
構造を埋め込むように低誘電率材料からなる層を上記メ
サ構造の両側に形成する工程と、上記半導体レーザ領域
上、及び上記変調器領域上にそれぞれ電極を形成する工
程と、上記基板の裏面上に電極を形成する工程とを備え
たものである。
【００４１】また、この発明に係る半導体装置の製造方
法は、互いに接するよう配列された半導体レーザ領域と
変調器領域とを有する第１導電型半導体基板上に、ドラ
イエッチングに対してエッチングストッパ層となる第１
導電型ドライ用エッチングストッパ層と、ウェットエッ
チングに対してエッチングストッパ層となる第１導電型
ウエット用エッチングストッパ層とを形成する工程と、
該ドライ用エッチングストッパ層上に、上記半導体レー
ザ領域上の領域が、第１導電型下クラッド層と，活性層
と，その内部に回折格子を有する第１の第２導電型上ク
ラッド層とが積層されてなり、上記変調器領域上の領域
が第１導電型下クラッド層と，光導波層と，第１の第２
導電型上クラッド層とが積層されてなる、上記半導体レ
ーザ領域と変調器領域との配列方向に向かって伸びる所
定幅のストライプ形状を有する光導波路構造を形成する
工程と、上記光導波路構造の両側のドライ用エッチング
ストッパ層上に、この光導波路構造を埋め込むように電
流ブロック層を形成する工程と、この電流ブロック層と
上記光導波路構造上に第２の第２導電型上クラッド層
と、第２導電型コンタクト層とを形成する工程と、上記
半導体レーザ領域と共振器領域との境界領域上にアイソ
レーション領域を形成する工程と、上記コンタクト層
の、上記光導波路構造を幅方向の中心とした所定幅を有
するストライプ形状のメサ構造を形成する領域の両側
の、このメサ構造を形成する領域に対して所定の間隔を
隔てて位置する領域を、上記ウエット用エッチングスト
ッパ層に達する深さまでウエットエッチングする工程
と、上記メサ構造を形成する領域以外の上記ドライ用エ
ッチングストッパ層上に形成された半導体層を、上記ド
ライ用エッチングストッパ層に達するまでドライエッチ
ングしてメサ構造を形成する工程と、上記メサ構造を埋
め込むように低誘電率材料からなる層を上記メサ構造の
両側に形成する工程と、上記半導体レーザ領域上、及び
上記変調器領域上にそれぞれ電極を形成する工程と、上
記基板の裏面上に電極を形成する工程とを備えたもので
ある。
法は、互いに接するよう配列された半導体レーザ領域と
変調器領域とを有する第１導電型半導体基板上に、ドラ
イエッチングに対してエッチングストッパ層となる第１
導電型ドライ用エッチングストッパ層と、ウェットエッ
チングに対してエッチングストッパ層となる第１導電型
ウエット用エッチングストッパ層とを形成する工程と、
該ドライ用エッチングストッパ層上に、上記半導体レー
ザ領域上の領域が、第１導電型下クラッド層と，活性層
と，その内部に回折格子を有する第１の第２導電型上ク
ラッド層とが積層されてなり、上記変調器領域上の領域
が第１導電型下クラッド層と，光導波層と，第１の第２
導電型上クラッド層とが積層されてなる、上記半導体レ
ーザ領域と変調器領域との配列方向に向かって伸びる所
定幅のストライプ形状を有する光導波路構造を形成する
工程と、上記光導波路構造の両側のドライ用エッチング
ストッパ層上に、この光導波路構造を埋め込むように電
流ブロック層を形成する工程と、この電流ブロック層と
上記光導波路構造上に第２の第２導電型上クラッド層
と、第２導電型コンタクト層とを形成する工程と、上記
半導体レーザ領域と共振器領域との境界領域上にアイソ
レーション領域を形成する工程と、上記コンタクト層
の、上記光導波路構造を幅方向の中心とした所定幅を有
するストライプ形状のメサ構造を形成する領域の両側
の、このメサ構造を形成する領域に対して所定の間隔を
隔てて位置する領域を、上記ウエット用エッチングスト
ッパ層に達する深さまでウエットエッチングする工程
と、上記メサ構造を形成する領域以外の上記ドライ用エ
ッチングストッパ層上に形成された半導体層を、上記ド
ライ用エッチングストッパ層に達するまでドライエッチ
ングしてメサ構造を形成する工程と、上記メサ構造を埋
め込むように低誘電率材料からなる層を上記メサ構造の
両側に形成する工程と、上記半導体レーザ領域上、及び
上記変調器領域上にそれぞれ電極を形成する工程と、上
記基板の裏面上に電極を形成する工程とを備えたもので
ある。
【００４２】
実施の形態１．図１は本発明の実施の形態１に係る半導
体装置の製造方法を示す工程図であり、以下、図１に基
づいて製造方法について説明する。まず、図１(a) に示
すように、ＭＯＣＶＤ法等の結晶成長法により、半導体
基板１８上にウェットエッチングに対してエッチングス
トッパ層となる，即ちウエットエッチングに対するエッ
チングレートが低い半導体層からなるウエット用エッチ
ングストッパ層１９，ドライエッチングに対してエッチ
ングストッパ層となる，即ちドライエッチングに対する
エッチングレートが低い半導体層からなるドライ用エッ
チングストッパ層２０を順次形成した後、ウエットエッ
チング及びドライエッチングに対するエッチングレート
が、上記ウエット用エッチングストッパ層１９及びドラ
イ用エッチングストッパ層２０よりも十分に高い半導体
材料からなる半導体層２１を形成する。この半導体層
は、単層であっても、複数の層を積層してなる層のいず
れであってもよい。次に、図１(a) に示すように、ドラ
イエッチング用のマスク材２２を半導体層２１上全面に
堆積し、マスク材２２の、半導体層２１のメサ構造を形
成する第１の領域上の両側に、それぞれ、１μｍ以上の
所定幅のストライプ形状の開口部を形成する。マスク材
２２の、この２つの開口部に挟まれた第１の領域の平面
形状は、所定幅のストライプ形状となる。このとき、エ
ッチングする半導体層２１の基板１上方からみた面積
の，基板１の上面の面積に対する割合を少なくするた
め、開口部の幅はできるだけ狭くする。そして、このパ
ターニングしたマスク材２０をマスクとして基板１９の
上方からドライエッチングを行い、マスク材２０の開口
部下の半導体層２１を除去する。このとき、ドライ用エ
ッチングストッパ層２０に対するエッチングレートが低
いので、ドライエッチングはドライ用エッチングストッ
パ層２０に達した時点で停止し、半導体層２１のみが除
去される。これにより、マスク材２２の２つの開口部に
挟まれた第１の領域下の半導体層２１が、所定の方向に
伸びるストライプ形状を有するメサ構造２４となる。
体装置の製造方法を示す工程図であり、以下、図１に基
づいて製造方法について説明する。まず、図１(a) に示
すように、ＭＯＣＶＤ法等の結晶成長法により、半導体
基板１８上にウェットエッチングに対してエッチングス
トッパ層となる，即ちウエットエッチングに対するエッ
チングレートが低い半導体層からなるウエット用エッチ
ングストッパ層１９，ドライエッチングに対してエッチ
ングストッパ層となる，即ちドライエッチングに対する
エッチングレートが低い半導体層からなるドライ用エッ
チングストッパ層２０を順次形成した後、ウエットエッ
チング及びドライエッチングに対するエッチングレート
が、上記ウエット用エッチングストッパ層１９及びドラ
イ用エッチングストッパ層２０よりも十分に高い半導体
材料からなる半導体層２１を形成する。この半導体層
は、単層であっても、複数の層を積層してなる層のいず
れであってもよい。次に、図１(a) に示すように、ドラ
イエッチング用のマスク材２２を半導体層２１上全面に
堆積し、マスク材２２の、半導体層２１のメサ構造を形
成する第１の領域上の両側に、それぞれ、１μｍ以上の
所定幅のストライプ形状の開口部を形成する。マスク材
２２の、この２つの開口部に挟まれた第１の領域の平面
形状は、所定幅のストライプ形状となる。このとき、エ
ッチングする半導体層２１の基板１上方からみた面積
の，基板１の上面の面積に対する割合を少なくするた
め、開口部の幅はできるだけ狭くする。そして、このパ
ターニングしたマスク材２０をマスクとして基板１９の
上方からドライエッチングを行い、マスク材２０の開口
部下の半導体層２１を除去する。このとき、ドライ用エ
ッチングストッパ層２０に対するエッチングレートが低
いので、ドライエッチングはドライ用エッチングストッ
パ層２０に達した時点で停止し、半導体層２１のみが除
去される。これにより、マスク材２２の２つの開口部に
挟まれた第１の領域下の半導体層２１が、所定の方向に
伸びるストライプ形状を有するメサ構造２４となる。
【００４３】続いて、マスク材２０を除去した後、図１
(c) に示すように、メサ構造２４の表面を覆うようにパ
ターニングしたマスク材２３を設けた後、このマスク材
２３をマスクとして、図１(d) に示すように、ウェット
エッチングによりメサ構造２４以外の半導体層２１を除
去する。このときウエット用エッチングストッパ層１９
はウエットエッチングに対するエッチングレートが低い
ので、ウエットエッチングはウエット用エッチングスト
ッパ層１９に達した時点で停止し、半導体層２１とドラ
イ用エッチングストッパ層２０のみが除去される。そし
てマスク材２３を除去することにより、図１(e) に示す
ようにメサ構造２４を備えた半導体装置が形成される。
(c) に示すように、メサ構造２４の表面を覆うようにパ
ターニングしたマスク材２３を設けた後、このマスク材
２３をマスクとして、図１(d) に示すように、ウェット
エッチングによりメサ構造２４以外の半導体層２１を除
去する。このときウエット用エッチングストッパ層１９
はウエットエッチングに対するエッチングレートが低い
ので、ウエットエッチングはウエット用エッチングスト
ッパ層１９に達した時点で停止し、半導体層２１とドラ
イ用エッチングストッパ層２０のみが除去される。そし
てマスク材２３を除去することにより、図１(e) に示す
ようにメサ構造２４を備えた半導体装置が形成される。
【００４４】本実施の形態１においては、メサ構造２４
の形成はマスク材２２を用いてドライエッチングにより
形成しているため、メサ構造２４の形状、特に幅を高精
度に制御することができる。
の形成はマスク材２２を用いてドライエッチングにより
形成しているため、メサ構造２４の形状、特に幅を高精
度に制御することができる。
【００４５】また、ドライ用エッチングストッパ層１９
及びウエット用エッチングストッパ層２０をそれぞれ利
用してドライエッチング及びウエットエッチングを深さ
方向において停止させているため、メサ構造２４を形成
する領域以外の半導体層２１を深さ方向において精度よ
く除去できるとともに、メサ構造の高さを高精度に制御
できる。
及びウエット用エッチングストッパ層２０をそれぞれ利
用してドライエッチング及びウエットエッチングを深さ
方向において停止させているため、メサ構造２４を形成
する領域以外の半導体層２１を深さ方向において精度よ
く除去できるとともに、メサ構造の高さを高精度に制御
できる。
【００４６】また、半導体層２１のうちのメサ構造２４
に近接した部分のみをドライエッチングにより除去し、
他のメサ構造２４以外の領域はエッチング速度の速いウ
エットエッチングにより形成しているため、ドライエッ
チングにより除去する部分の面積をメサ構造２４以外の
領域をドライエッチングにより除去する場合に比べて少
なくすることができ、エッチング速度の遅いドライエッ
チング時間を少なくすることができる。これにより、半
導体装置の製造に要する時間を短縮することができ、装
置の低コスト化が可能となる。
に近接した部分のみをドライエッチングにより除去し、
他のメサ構造２４以外の領域はエッチング速度の速いウ
エットエッチングにより形成しているため、ドライエッ
チングにより除去する部分の面積をメサ構造２４以外の
領域をドライエッチングにより除去する場合に比べて少
なくすることができ、エッチング速度の遅いドライエッ
チング時間を少なくすることができる。これにより、半
導体装置の製造に要する時間を短縮することができ、装
置の低コスト化が可能となる。
【００４７】以下、上述した本実施の形態１に係る半導
体装置の製造方法に用いられる半導体層の材料等の一例
を具体的に説明する。Proc.2nd Int. Conf. Indium Pho
sphide Related Materials 1990 における S.J.Pearton
の報告によれば、ＣＨ4 とＨ2 とを含む混合ガスを用い
たドライエッチングのＩｎＡｌＡｓに対するエッチング
レートはＩｎＰ，ＩｎＧａＡｓ，及びＩｎＧａＡｓＰに
対して１／２〜１／１０以下であり、ＩｎＡｌＡｓはこ
れらの層のドライエッチングに対してエッチングストッ
パ層として用いることができる。
体装置の製造方法に用いられる半導体層の材料等の一例
を具体的に説明する。Proc.2nd Int. Conf. Indium Pho
sphide Related Materials 1990 における S.J.Pearton
の報告によれば、ＣＨ4 とＨ2 とを含む混合ガスを用い
たドライエッチングのＩｎＡｌＡｓに対するエッチング
レートはＩｎＰ，ＩｎＧａＡｓ，及びＩｎＧａＡｓＰに
対して１／２〜１／１０以下であり、ＩｎＡｌＡｓはこ
れらの層のドライエッチングに対してエッチングストッ
パ層として用いることができる。
【００４８】また、ＨＣｌをエッチング液としたウェッ
トエッチングに対してＩｎＰは溶解するがＩｎＧａＡｓ
Ｐはほとんど溶解せず、ＩｎＧａＡｓＰはウェットエッ
チングに対してエッチングストッパ層となる。
トエッチングに対してＩｎＰは溶解するがＩｎＧａＡｓ
Ｐはほとんど溶解せず、ＩｎＧａＡｓＰはウェットエッ
チングに対してエッチングストッパ層となる。
【００４９】また、ドライエッチングに対するマスク材
２２にはＳｉＯ2 またはフォトレジストを、ウェットエ
ッチングに対するマスク材２３にはフォトレジストを用
いることができる。
２２にはＳｉＯ2 またはフォトレジストを、ウェットエ
ッチングに対するマスク材２３にはフォトレジストを用
いることができる。
【００５０】従って、半導体層２１のエッチングにより
除去する部分の材料として、ｎ−ＩｎＰ、ＦｅドープＩ
ｎＰ、またはｐ−ＩｎＰのいずれか１つ，またはこれら
のいずれかを積層したものを用い、ドライエッチングに
対するドライ用エッチングストッパ層２０としてＩｎＡ
ｌＡｓを、ウェットエッチングに対するエッチングスト
ッパ層１９としてＩｎＧａＡｓＰを用い、ドライエッチ
ングとして、ドライエッチング用ガスにＣＨ4 とＨ2 の
混合ガスを用いたものを用い、ウエットエッチングとし
てエッチング液にＨＣｌを用いて、上述した半導体装置
の製造方法により半導体装置を製造することにより、短
時間で精度よくメサ構造を形成することができる。
除去する部分の材料として、ｎ−ＩｎＰ、ＦｅドープＩ
ｎＰ、またはｐ−ＩｎＰのいずれか１つ，またはこれら
のいずれかを積層したものを用い、ドライエッチングに
対するドライ用エッチングストッパ層２０としてＩｎＡ
ｌＡｓを、ウェットエッチングに対するエッチングスト
ッパ層１９としてＩｎＧａＡｓＰを用い、ドライエッチ
ングとして、ドライエッチング用ガスにＣＨ4 とＨ2 の
混合ガスを用いたものを用い、ウエットエッチングとし
てエッチング液にＨＣｌを用いて、上述した半導体装置
の製造方法により半導体装置を製造することにより、短
時間で精度よくメサ構造を形成することができる。
【００５１】このように、本実施の形態１によれば、ウ
エット用エッチングストッパ層１９とドライ用エッチン
グストッパ層２０と半導体層２１とを順次配置し、半導
体層２１のメサ構造２４を形成する領域に接する部分近
傍のみをドライエッチングにより除去した後、メサ構造
２４を形成する領域以外の半導体層２１及びドライ用エ
ッチングストッパ層２０のみをウエットエッチングによ
り除去するようにしたから、精度よく短時間でメサ構造
を形成することができ、製造にかかる工期を短縮でき、
半導体装置の製造コストを減少させることができる。
エット用エッチングストッパ層１９とドライ用エッチン
グストッパ層２０と半導体層２１とを順次配置し、半導
体層２１のメサ構造２４を形成する領域に接する部分近
傍のみをドライエッチングにより除去した後、メサ構造
２４を形成する領域以外の半導体層２１及びドライ用エ
ッチングストッパ層２０のみをウエットエッチングによ
り除去するようにしたから、精度よく短時間でメサ構造
を形成することができ、製造にかかる工期を短縮でき、
半導体装置の製造コストを減少させることができる。
【００５２】実施の形態２．図２は本発明の実施の形態
２に係る半導体装置の製造方法を示す工程図であり、図
において図１と同一符号は同一または相当する部分を示
している。以下、図２に基づいて製造方法について説明
する。
２に係る半導体装置の製造方法を示す工程図であり、図
において図１と同一符号は同一または相当する部分を示
している。以下、図２に基づいて製造方法について説明
する。
【００５３】まず、図２(a) に示すように、ＭＯＣＶＤ
法等の結晶成長法により、半導体基板１８上にドライ用
エッチングストッパ層２０，ウエット用エッチングスト
ッパ層１９，及び半導体層２１を順次形成する。次に、
図２(b) に示すように、所定幅のストライプ形状のウエ
ットエッチング用のマスク材２５を半導体層２１の、メ
サ構造を形成する第１の領域を含む領域上に配置する。
このマスク材２５の幅はメサ構造の幅よりも広い幅と
し、そのストライプの伸びる方向とメサ構造のストライ
プの伸びる方向が一致するようにする。また、このマス
ク材２５はメサ構造を形成する領域上とその近傍の領域
上のみに形成するようにするとともに、ウエットエッチ
ングにより起こるサイドエッチングの量も考慮した幅と
しておく。例えば、幅は１５〜２０μｍ程度とする。図
２(c) に示すように、このマスク材２５をマスクとして
ウエットエッチングにより半導体層２１の、第１の領域
から所定の幅を隔てて位置する領域全体を除去する。こ
れにより、形成しようとするメサ構造よりも幅の広い半
導体層２１ａがマスク材２５の下部に形成される。この
ときウエット用エッチングストッパ層１９はウエットエ
ッチングに対するエッチングレートが低いので、ウエッ
トエッチングはウエット用エッチングストッパ層１９に
達した時点で停止し、これにより、半導体層２１のみが
除去される。
法等の結晶成長法により、半導体基板１８上にドライ用
エッチングストッパ層２０，ウエット用エッチングスト
ッパ層１９，及び半導体層２１を順次形成する。次に、
図２(b) に示すように、所定幅のストライプ形状のウエ
ットエッチング用のマスク材２５を半導体層２１の、メ
サ構造を形成する第１の領域を含む領域上に配置する。
このマスク材２５の幅はメサ構造の幅よりも広い幅と
し、そのストライプの伸びる方向とメサ構造のストライ
プの伸びる方向が一致するようにする。また、このマス
ク材２５はメサ構造を形成する領域上とその近傍の領域
上のみに形成するようにするとともに、ウエットエッチ
ングにより起こるサイドエッチングの量も考慮した幅と
しておく。例えば、幅は１５〜２０μｍ程度とする。図
２(c) に示すように、このマスク材２５をマスクとして
ウエットエッチングにより半導体層２１の、第１の領域
から所定の幅を隔てて位置する領域全体を除去する。こ
れにより、形成しようとするメサ構造よりも幅の広い半
導体層２１ａがマスク材２５の下部に形成される。この
ときウエット用エッチングストッパ層１９はウエットエ
ッチングに対するエッチングレートが低いので、ウエッ
トエッチングはウエット用エッチングストッパ層１９に
達した時点で停止し、これにより、半導体層２１のみが
除去される。
【００５４】次に、マスク材２５を除去した後、図２
(d) に示すように、ドライエッチング用のマスク材２６
を半導体層２１ａ上のメサ構造を形成する領域上のみに
パターン形成する。そして、図２(e) に示すように、こ
のパターニングしたマスク材２６をマスクとして基板１
９の上方からドライエッチングを行い、マスク材２６の
両側の半導体層２１ａを除去する。このとき、ドライ用
エッチングストッパ層２０に対するエッチングレートが
低いので、ドライエッチングはドライ用エッチングスト
ッパ層２０に達した時点で停止し、これにより、メサ構
造以外の半導体層２１ａとウエット用エッチングストッ
パ層１９とのみが除去される。これにより、マスク材２
６下にメサ構造２４が形成される。そしてマスク材２６
を除去することにより、図２(f) に示すようにメサ構造
２４を備えた半導体装置が形成される。
(d) に示すように、ドライエッチング用のマスク材２６
を半導体層２１ａ上のメサ構造を形成する領域上のみに
パターン形成する。そして、図２(e) に示すように、こ
のパターニングしたマスク材２６をマスクとして基板１
９の上方からドライエッチングを行い、マスク材２６の
両側の半導体層２１ａを除去する。このとき、ドライ用
エッチングストッパ層２０に対するエッチングレートが
低いので、ドライエッチングはドライ用エッチングスト
ッパ層２０に達した時点で停止し、これにより、メサ構
造以外の半導体層２１ａとウエット用エッチングストッ
パ層１９とのみが除去される。これにより、マスク材２
６下にメサ構造２４が形成される。そしてマスク材２６
を除去することにより、図２(f) に示すようにメサ構造
２４を備えた半導体装置が形成される。
【００５５】本実施の形態２においては、メサ構造２４
の形成はマスク材２６を用いてドライエッチングにより
形成しているため、メサ構造２４の形状、特に幅を高精
度に制御することができる。
の形成はマスク材２６を用いてドライエッチングにより
形成しているため、メサ構造２４の形状、特に幅を高精
度に制御することができる。
【００５６】また、ドライ用エッチングストッパ層１９
及びウエット用エッチングストッパ層２０をそれぞれ利
用してドライエッチング及びウエットエッチングを深さ
方向において停止させているため、メサ構造２４を形成
する領域以外の半導体層２１を深さ方向において精度よ
く除去できるとともに、メサ構造の高さを高精度に制御
できる。
及びウエット用エッチングストッパ層２０をそれぞれ利
用してドライエッチング及びウエットエッチングを深さ
方向において停止させているため、メサ構造２４を形成
する領域以外の半導体層２１を深さ方向において精度よ
く除去できるとともに、メサ構造の高さを高精度に制御
できる。
【００５７】また、半導体層２１のうちのメサ構造２４
とこれに近接した部分を除く領域をエッチング速度の速
いウエットエッチングにより除去したあと、ドライエッ
チングによりメサ構造２４を形成しているため、ドライ
エッチングにより除去する部分の面積を半導体層２１の
メサ構造２４以外の領域を全てドライエッチングにより
除去する場合に比べて少なくすることができ、エッチン
グ速度の遅いドライエッチング時間を少なくすることが
できる。これにより、半導体装置の製造に要する時間を
短縮することができ、装置の低コスト化が可能となる。
とこれに近接した部分を除く領域をエッチング速度の速
いウエットエッチングにより除去したあと、ドライエッ
チングによりメサ構造２４を形成しているため、ドライ
エッチングにより除去する部分の面積を半導体層２１の
メサ構造２４以外の領域を全てドライエッチングにより
除去する場合に比べて少なくすることができ、エッチン
グ速度の遅いドライエッチング時間を少なくすることが
できる。これにより、半導体装置の製造に要する時間を
短縮することができ、装置の低コスト化が可能となる。
【００５８】以下、上述した本実施の形態２に係る半導
体装置の製造方法に用いられる半導体層の材料等の一例
を具体的に説明する。まず、半導体層２１としては、そ
のエッチングされる領域がｎ−ＩｎＰ、ＦｅドープＩｎ
Ｐ、ｐ−ＩｎＰのいずれか一つまたはこれらのいずれか
を積層した層を用い、ドライ用エッチングストッパ層２
０としてＩｎＡｌＡｓを、ウェット用エッチングストッ
パ層１９としてＩｎＧａＡｓＰをそれぞれ用い、ドライ
エッチングとしてドライエッチング用ガスにＣＨ4 とＨ
2 とを含む混合ガスを用いたものを用い、ウェットエッ
チング用のエッチング液としては、半導体層２１のその
他の層に対してはＨＣｌを用いる。ドライエッチングに
対するマスク材２６の材料としてはＳｉＯ2 またはフォ
トレジストを、ウェットエッチングに対するマスク材２
５の材料としてはフォトレジストを用いる。
体装置の製造方法に用いられる半導体層の材料等の一例
を具体的に説明する。まず、半導体層２１としては、そ
のエッチングされる領域がｎ−ＩｎＰ、ＦｅドープＩｎ
Ｐ、ｐ−ＩｎＰのいずれか一つまたはこれらのいずれか
を積層した層を用い、ドライ用エッチングストッパ層２
０としてＩｎＡｌＡｓを、ウェット用エッチングストッ
パ層１９としてＩｎＧａＡｓＰをそれぞれ用い、ドライ
エッチングとしてドライエッチング用ガスにＣＨ4 とＨ
2 とを含む混合ガスを用いたものを用い、ウェットエッ
チング用のエッチング液としては、半導体層２１のその
他の層に対してはＨＣｌを用いる。ドライエッチングに
対するマスク材２６の材料としてはＳｉＯ2 またはフォ
トレジストを、ウェットエッチングに対するマスク材２
５の材料としてはフォトレジストを用いる。
【００５９】上記実施の形態１において説明したよう
に、ＣＨ4 とＨ2 とを含む混合ガスを用いたドライエッ
チングにおいては、ＩｎＡｌＡｓ層はＩｎＰ層に対して
エッチングストッパ層となり、また、ＨＣｌを用いたウ
ェットエッチングにおいては、ＩｎＧａＡｓＰはＩｎＰ
層に対してエッチングストッパ層となる。
に、ＣＨ4 とＨ2 とを含む混合ガスを用いたドライエッ
チングにおいては、ＩｎＡｌＡｓ層はＩｎＰ層に対して
エッチングストッパ層となり、また、ＨＣｌを用いたウ
ェットエッチングにおいては、ＩｎＧａＡｓＰはＩｎＰ
層に対してエッチングストッパ層となる。
【００６０】従って、これらの半導体材料，マスク材
料，及びエッチング方法を用いて上記半導体装置の製造
方法により半導体装置を形成することにより、精度よく
短時間でメサ構造２４を形成することができる。
料，及びエッチング方法を用いて上記半導体装置の製造
方法により半導体装置を形成することにより、精度よく
短時間でメサ構造２４を形成することができる。
【００６１】このように、本実施の形態２によれば、ド
ライ用エッチングストッパ層２０とウエット用エッチン
グストッパ層１９と半導体層２１とを順次配置し、半導
体層２１の、メサ構造２４を形成する領域とこれに近接
する部分を除いた部分をドライエッチングにより除去し
た後、メサ構造２４を形成する領域以外の半導体層２１
ａ及びウエット用エッチングストッパ層１９のみをドラ
イエッチングにより除去するようにしたから、精度よく
短時間でメサ構造を形成することができ、製造に必要な
工期を短縮でき、半導体装置の製造コストを減少させる
ことができる。
ライ用エッチングストッパ層２０とウエット用エッチン
グストッパ層１９と半導体層２１とを順次配置し、半導
体層２１の、メサ構造２４を形成する領域とこれに近接
する部分を除いた部分をドライエッチングにより除去し
た後、メサ構造２４を形成する領域以外の半導体層２１
ａ及びウエット用エッチングストッパ層１９のみをドラ
イエッチングにより除去するようにしたから、精度よく
短時間でメサ構造を形成することができ、製造に必要な
工期を短縮でき、半導体装置の製造コストを減少させる
ことができる。
【００６２】なお、上記実施の形態１及び２において
は、ウエット用エッチングストッパ層１９，ドライ用エ
ッチングストッパ層２０及び半導体層２１の導電型はｐ
型，ｎ型，アンドープのいずれであってもよく、このよ
うな場合においても上記実施の形態１及び２と同様の効
果を奏する。
は、ウエット用エッチングストッパ層１９，ドライ用エ
ッチングストッパ層２０及び半導体層２１の導電型はｐ
型，ｎ型，アンドープのいずれであってもよく、このよ
うな場合においても上記実施の形態１及び２と同様の効
果を奏する。
【００６３】実施の形態３．図８は本発明の実施の形態
３に係る半導体装置の構造を示す斜視図であり、この実
施の形態３に係る半導体装置は変調器集積半導体レーザ
である。図において、厚さ１００μｍのｎ−ＩｎＰ基板
１上に、厚さ１μｍ以下のｎ−ＩｎＧａＡｓＰからなる
ウエットエッチング用のウエット用エッチングストッパ
層１９ａ、厚さ１μｍ以下のｎ−ＩｎＡｌＡｓからなる
ドライエッチング用のドライ用エッチングストッパ層２
０ａ、厚さ０．５〜５μｍのｎ−ＩｎＰ下クラッド層
２、厚さ１０〜２００ｎｍのｎ−ＩｎＧａＡｓＰ光閉込
層３、厚さ３〜１５ｎｍのＩｎＧａＡｓ層と厚さ３〜１
５ｎｍのＩｎＧａＡｓＰ層とを交互に複数層積層してな
る多重量子井戸層４、厚さ１０〜２００ｎｍのｐ−Ｉｎ
ＧａＡｓＰ光閉込層５、厚さ１〜５μｍのｐ−ＩｎＰ上
クラッド層６が順次配置されている。上クラッド層６は
第１上クラッド層６ａと第２上クラッド層６ｂとからな
る。光閉込層３，５は必要に応じて設けないようにして
もよい。ｎ−ＩｎＰバッファ層２、ｎ−ＩｎＧａＡｓＰ
光閉込層３、多重量子井戸層４、ｐ−ＩｎＧａＡｓＰ光
閉込層５、及びｐ−ＩｎＰ第１上クラッド層６ａは、平
面形状が光を導波させる光導波方向に伸びる幅数μｍ，
例えば１．３μｍのストライプ形状である、その光導波
方向に垂直な断面形状がほぼ矩形形状であるリッジ形状
の光導波路構造２８となっている。ＦｅドープＩｎＰ埋
込層７、及び厚さ０．１〜２μｍのｎ−ＩｎＰホールト
ラップ層８は、電流ブロック層として機能するもので、
基板１の、光導波方向に対して垂直な方向においてこの
光導波路構造２８に隣接した領域、即ち光導波路構造２
８の両側の領域に、この光導波路構造２８に接するよう
に順次配置されており、ｐ−ＩｎＰ上クラッド層６の上
面とホールトラップ層８上面との高さがほぼ同じ高さと
なっている。また、この埋込層７及びホールトラップ層
８は、光導波路構造１８の近傍部分にのみ配置されてい
る。この光導波路構造２８と，これの両側を挟み込むよ
うに配置された埋込層７及びホールトラップ層８と、ホ
ールトラップ層８上及び光導波路構造２８上に配置され
た第２上クラッド層６ｂ及び厚さ０．１〜２μｍのキャ
リア濃度が高濃度なｐ−ＩｎＧａＡｓコンタクト層９と
により、光導波方向に対する垂直断面形状がほぼ矩形形
状である、光導波方向に伸びる幅が約６μｍ，高さが約
５μｍのストライプ形状のメサ構造２９となっている。
ポリイミド等の低誘電率である材料よりなる低誘電率埋
込層１０は、基板１のメサ構造２９の両側の領域上に、
メサ構造２９を埋め込むように配置されており、この埋
込層１０と基板１との間，及び埋込層１０と埋込層７と
ホールトラップ層８との間にはＳｉＯ2 絶縁膜１１ａが
挟み込まれている。このＳｉＯ2絶縁膜１１ａは必要に
応じて設けないようにしてもよい。メサ構造２９は、ア
イソレーション領域１４によって、光導波方向において
変調器部１０１と半導体レーザ部１０２とに電気的に分
離されている。このアイソレーション領域１４には、ホ
ールトラップ層８が設けられておらず、この領域のコン
タクト層９は除去されている。また、このアイソレーシ
ョン領域１４では上クラッド層６は上部が除去されて厚
さが他の部分よりも薄くなっているとともに、プロトン
注入等により絶縁化されている。コンタクト層９上及び
低誘電率埋込層１０上にはＳｉＯ2 絶縁膜１１ｂが配置
されている。この絶縁膜１１ｂの変調器部１０１のコン
タクト層９上の領域，及び半導体レーザ部１０２のコン
タクト層９上の領域にはそれぞれ開口部が設けられてい
る。変調器部１０１上の絶縁膜１１ｂ上には変調器部ｐ
側電極１２が配置されており、半導体レーザ部１０２上
の絶縁膜１１ｂ上には半導体レーザ部ｐ側電極１３が配
置されており、それぞれ、上述した絶縁膜１１ｂの開口
部においてコンタクト層９と接触している。基板１の裏
側にはｎ側共通電極３０が配置されている。半導体レー
ザ部１０２の上クラッド層６内には、光導波方向に向か
って周期的な屈折率分布を与える回折格子が形成されて
いるが、ここでは省略している。変調器部１０１の多重
量子井戸層４はそのバンドギャップエネルギーＥｇが、
半導体レーザ部１０２の発振波長をλとすると、Ｅｇ≧
ｈｃ／λ（ｃ：光速、ｈ：プランク定数）となるように
材料や積層数や厚さ等が設定されている。この変調器部
１０１の多重量子井戸層４は光を導波する光導波層とな
り、半導体レーザ部１０２の多重量子井戸層４は活性層
となる。
３に係る半導体装置の構造を示す斜視図であり、この実
施の形態３に係る半導体装置は変調器集積半導体レーザ
である。図において、厚さ１００μｍのｎ−ＩｎＰ基板
１上に、厚さ１μｍ以下のｎ−ＩｎＧａＡｓＰからなる
ウエットエッチング用のウエット用エッチングストッパ
層１９ａ、厚さ１μｍ以下のｎ−ＩｎＡｌＡｓからなる
ドライエッチング用のドライ用エッチングストッパ層２
０ａ、厚さ０．５〜５μｍのｎ−ＩｎＰ下クラッド層
２、厚さ１０〜２００ｎｍのｎ−ＩｎＧａＡｓＰ光閉込
層３、厚さ３〜１５ｎｍのＩｎＧａＡｓ層と厚さ３〜１
５ｎｍのＩｎＧａＡｓＰ層とを交互に複数層積層してな
る多重量子井戸層４、厚さ１０〜２００ｎｍのｐ−Ｉｎ
ＧａＡｓＰ光閉込層５、厚さ１〜５μｍのｐ−ＩｎＰ上
クラッド層６が順次配置されている。上クラッド層６は
第１上クラッド層６ａと第２上クラッド層６ｂとからな
る。光閉込層３，５は必要に応じて設けないようにして
もよい。ｎ−ＩｎＰバッファ層２、ｎ−ＩｎＧａＡｓＰ
光閉込層３、多重量子井戸層４、ｐ−ＩｎＧａＡｓＰ光
閉込層５、及びｐ−ＩｎＰ第１上クラッド層６ａは、平
面形状が光を導波させる光導波方向に伸びる幅数μｍ，
例えば１．３μｍのストライプ形状である、その光導波
方向に垂直な断面形状がほぼ矩形形状であるリッジ形状
の光導波路構造２８となっている。ＦｅドープＩｎＰ埋
込層７、及び厚さ０．１〜２μｍのｎ−ＩｎＰホールト
ラップ層８は、電流ブロック層として機能するもので、
基板１の、光導波方向に対して垂直な方向においてこの
光導波路構造２８に隣接した領域、即ち光導波路構造２
８の両側の領域に、この光導波路構造２８に接するよう
に順次配置されており、ｐ−ＩｎＰ上クラッド層６の上
面とホールトラップ層８上面との高さがほぼ同じ高さと
なっている。また、この埋込層７及びホールトラップ層
８は、光導波路構造１８の近傍部分にのみ配置されてい
る。この光導波路構造２８と，これの両側を挟み込むよ
うに配置された埋込層７及びホールトラップ層８と、ホ
ールトラップ層８上及び光導波路構造２８上に配置され
た第２上クラッド層６ｂ及び厚さ０．１〜２μｍのキャ
リア濃度が高濃度なｐ−ＩｎＧａＡｓコンタクト層９と
により、光導波方向に対する垂直断面形状がほぼ矩形形
状である、光導波方向に伸びる幅が約６μｍ，高さが約
５μｍのストライプ形状のメサ構造２９となっている。
ポリイミド等の低誘電率である材料よりなる低誘電率埋
込層１０は、基板１のメサ構造２９の両側の領域上に、
メサ構造２９を埋め込むように配置されており、この埋
込層１０と基板１との間，及び埋込層１０と埋込層７と
ホールトラップ層８との間にはＳｉＯ2 絶縁膜１１ａが
挟み込まれている。このＳｉＯ2絶縁膜１１ａは必要に
応じて設けないようにしてもよい。メサ構造２９は、ア
イソレーション領域１４によって、光導波方向において
変調器部１０１と半導体レーザ部１０２とに電気的に分
離されている。このアイソレーション領域１４には、ホ
ールトラップ層８が設けられておらず、この領域のコン
タクト層９は除去されている。また、このアイソレーシ
ョン領域１４では上クラッド層６は上部が除去されて厚
さが他の部分よりも薄くなっているとともに、プロトン
注入等により絶縁化されている。コンタクト層９上及び
低誘電率埋込層１０上にはＳｉＯ2 絶縁膜１１ｂが配置
されている。この絶縁膜１１ｂの変調器部１０１のコン
タクト層９上の領域，及び半導体レーザ部１０２のコン
タクト層９上の領域にはそれぞれ開口部が設けられてい
る。変調器部１０１上の絶縁膜１１ｂ上には変調器部ｐ
側電極１２が配置されており、半導体レーザ部１０２上
の絶縁膜１１ｂ上には半導体レーザ部ｐ側電極１３が配
置されており、それぞれ、上述した絶縁膜１１ｂの開口
部においてコンタクト層９と接触している。基板１の裏
側にはｎ側共通電極３０が配置されている。半導体レー
ザ部１０２の上クラッド層６内には、光導波方向に向か
って周期的な屈折率分布を与える回折格子が形成されて
いるが、ここでは省略している。変調器部１０１の多重
量子井戸層４はそのバンドギャップエネルギーＥｇが、
半導体レーザ部１０２の発振波長をλとすると、Ｅｇ≧
ｈｃ／λ（ｃ：光速、ｈ：プランク定数）となるように
材料や積層数や厚さ等が設定されている。この変調器部
１０１の多重量子井戸層４は光を導波する光導波層とな
り、半導体レーザ部１０２の多重量子井戸層４は活性層
となる。
【００６４】図９はこの実施の形態３に係る変調器集積
半導体レーザの製造方法を示す工程図であり、図９(a),
(b) は図８のIXa-IXa 線に相当する断面図、図９(c),
(f) 〜(k) は、図８のIXc-IXc 線に相当する断面図、図
９(d),(e) は斜視図である。図において、図８と同一符
号は同一又は相当する部分を示している。以下、図８を
用いて製造方法について説明する。
半導体レーザの製造方法を示す工程図であり、図９(a),
(b) は図８のIXa-IXa 線に相当する断面図、図９(c),
(f) 〜(k) は、図８のIXc-IXc 線に相当する断面図、図
９(d),(e) は斜視図である。図において、図８と同一符
号は同一又は相当する部分を示している。以下、図８を
用いて製造方法について説明する。
【００６５】まず、図９(a) に示すように、ｎ−ＩｎＰ
基板１上に、ｎ−ＩｎＧａＡｓＰウエット用エッチング
ストッパ層１９ａ、ｎ−ＩｎＡｌＡｓドライ用エッチン
グストッパ層２０ａ、ｎ−ＩｎＰ下クラッド層２、ｎ−
ＩｎＧａＡｓＰ光閉込層３，ＩｎＧａＡｓ層とＩｎＧａ
ＡｓＰ層とを交互に積層してなる多重量子井戸層４、ｐ
−ＩｎＧａＡｓＰ光閉込層５、ｐ−ＩｎＰ第１上クラッ
ド層６ａ、ｐ−ＩｎＧａＡｓＰ層（図示せず）をＣＶＤ
法により結晶成長させ、基板１上全面にレジスト膜（図
示せず）を形成し、このレジスト膜に干渉露光法を用い
て光導波方向に周期的に配列された回折格子パターンを
形成し、それをマスクとして上記ｐ−ＩｎＧａＡｓＰ層
をエッチングし、回折格子３１を形成した後、レジスト
膜を除去する。次に、基板１上に再度ｐ−ＩｎＰ第１上
クラッド層６ａを結晶成長させた後、基板１上の半導体
レーザ部１０２を形成する半導体レーザ領域上にＳｉＯ
2膜１５を設け、これをマスクとして基板１上の変調器
部１０１を形成する変調器領域上のｎ−ＩｎＰバッファ
層２、ｎ−ＩｎＧａＡｓＰ光閉込層３，多重量子井戸層
４、ｐ−ＩｎＧａＡｓＰ光閉込層５、ｐ−ＩｎＰ第１上
クラッド層６ａ、及びｐ−ＩｎＧａＡｓＰ回折格子３１
をＣＨ4 とＨ2 の混合ガスを用いたドライエッチングに
より除去する。なお、バッファ層２の下部，あるいはバ
ッファ層２と光閉込層３の下部とを残すようにしてもよ
い。そして、図９(b) に示すように、ＳｉＯ2 膜１５を
選択成長用のマスクとして用いて、基板１の変調器領域
に、ｎ−ＩｎＰバッファ層２，ｎ−ＩｎＧａＡｓＰ光閉
込層３，多重量子井戸層４，ｐ−ＩｎＧａＡｓＰ光閉込
層５，ｐ−ＩｎＰ第１上クラッド層６ａをＭＯＣＶＤ法
により順次選択成長する。ＳｉＯ2 膜１５の代わりに他
の絶縁膜を用いるようにしてもよい。
基板１上に、ｎ−ＩｎＧａＡｓＰウエット用エッチング
ストッパ層１９ａ、ｎ−ＩｎＡｌＡｓドライ用エッチン
グストッパ層２０ａ、ｎ−ＩｎＰ下クラッド層２、ｎ−
ＩｎＧａＡｓＰ光閉込層３，ＩｎＧａＡｓ層とＩｎＧａ
ＡｓＰ層とを交互に積層してなる多重量子井戸層４、ｐ
−ＩｎＧａＡｓＰ光閉込層５、ｐ−ＩｎＰ第１上クラッ
ド層６ａ、ｐ−ＩｎＧａＡｓＰ層（図示せず）をＣＶＤ
法により結晶成長させ、基板１上全面にレジスト膜（図
示せず）を形成し、このレジスト膜に干渉露光法を用い
て光導波方向に周期的に配列された回折格子パターンを
形成し、それをマスクとして上記ｐ−ＩｎＧａＡｓＰ層
をエッチングし、回折格子３１を形成した後、レジスト
膜を除去する。次に、基板１上に再度ｐ−ＩｎＰ第１上
クラッド層６ａを結晶成長させた後、基板１上の半導体
レーザ部１０２を形成する半導体レーザ領域上にＳｉＯ
2膜１５を設け、これをマスクとして基板１上の変調器
部１０１を形成する変調器領域上のｎ−ＩｎＰバッファ
層２、ｎ−ＩｎＧａＡｓＰ光閉込層３，多重量子井戸層
４、ｐ−ＩｎＧａＡｓＰ光閉込層５、ｐ−ＩｎＰ第１上
クラッド層６ａ、及びｐ−ＩｎＧａＡｓＰ回折格子３１
をＣＨ4 とＨ2 の混合ガスを用いたドライエッチングに
より除去する。なお、バッファ層２の下部，あるいはバ
ッファ層２と光閉込層３の下部とを残すようにしてもよ
い。そして、図９(b) に示すように、ＳｉＯ2 膜１５を
選択成長用のマスクとして用いて、基板１の変調器領域
に、ｎ−ＩｎＰバッファ層２，ｎ−ＩｎＧａＡｓＰ光閉
込層３，多重量子井戸層４，ｐ−ＩｎＧａＡｓＰ光閉込
層５，ｐ−ＩｎＰ第１上クラッド層６ａをＭＯＣＶＤ法
により順次選択成長する。ＳｉＯ2 膜１５の代わりに他
の絶縁膜を用いるようにしてもよい。
【００６６】ＳｉＯ2 膜１５を除去した後、図９(c) に
示すように、基板１上方に回折格子３１の配列方向に向
かって伸びるストライプ形状のＳｉＯ2 膜１６を形成
し、これをマスクとしＣＨ4 とＨ2 との混合ガスを用い
て基板１上方から少なくとも光閉込層３に達するまで、
ここでは特に下クラッド層２に達するまでドライエッチ
ングして光導波路構造２８を形成し、ＳｉＯ2 膜１６を
選択成長用のマスクとして用いて、ＦｅドープＩｎＰ層
７，ｎ−ＩｎＰホールトラップ層８をＭＯＣＶＤ法等に
より、基板１上の、光導波路構造２８の両側の領域上に
順次結晶成長させ、光導波路構造２８を埋め込む。な
お、ＳｉＯ2 膜１６の代わりに他の絶縁膜を用いるよう
にしてもよい。
示すように、基板１上方に回折格子３１の配列方向に向
かって伸びるストライプ形状のＳｉＯ2 膜１６を形成
し、これをマスクとしＣＨ4 とＨ2 との混合ガスを用い
て基板１上方から少なくとも光閉込層３に達するまで、
ここでは特に下クラッド層２に達するまでドライエッチ
ングして光導波路構造２８を形成し、ＳｉＯ2 膜１６を
選択成長用のマスクとして用いて、ＦｅドープＩｎＰ層
７，ｎ−ＩｎＰホールトラップ層８をＭＯＣＶＤ法等に
より、基板１上の、光導波路構造２８の両側の領域上に
順次結晶成長させ、光導波路構造２８を埋め込む。な
お、ＳｉＯ2 膜１６の代わりに他の絶縁膜を用いるよう
にしてもよい。
【００６７】ＳｉＯ2 膜１６を除去した後、図９(d) に
示すように、変調器領域と半導体レーザ領域との境界部
分となる，アイソレーション領域１４を形成する領域の
ｎ−ＩｎＰホールトラップ層８をエッチングにより除去
する。このとき、第１上クラッド層６ａの上部も同時に
除去する。続いて、図９(e) に示すように、基板１上全
面に、ｐ−ＩｎＰ第２上クラッド層６ｂ，ｐ−ＩｎＧａ
Ａｓコンタクト層９をＭＯＣＶＤ法等により結晶成長さ
せ、アイソレーション領域１４のｐ−ＩｎＧａＡｓコン
タクト層９をエッチングにより除去した後、アイソレー
ション領域１４を形成する領域のｐ−ＩｎＰクラッド層
６にプロトン注入し、高抵抗化領域６ｃを形成して、ア
イソレーション領域１４を形成する。
示すように、変調器領域と半導体レーザ領域との境界部
分となる，アイソレーション領域１４を形成する領域の
ｎ−ＩｎＰホールトラップ層８をエッチングにより除去
する。このとき、第１上クラッド層６ａの上部も同時に
除去する。続いて、図９(e) に示すように、基板１上全
面に、ｐ−ＩｎＰ第２上クラッド層６ｂ，ｐ−ＩｎＧａ
Ａｓコンタクト層９をＭＯＣＶＤ法等により結晶成長さ
せ、アイソレーション領域１４のｐ−ＩｎＧａＡｓコン
タクト層９をエッチングにより除去した後、アイソレー
ション領域１４を形成する領域のｐ−ＩｎＰクラッド層
６にプロトン注入し、高抵抗化領域６ｃを形成して、ア
イソレーション領域１４を形成する。
【００６８】次に、図９(f) に示すように、ドライエッ
チング用のマスク材として絶縁膜，またはフォトレジス
トを半導体層２１上全面に堆積し、このマスク材の、メ
サ構造を形成する幅約６μｍのストライプ形状の領域上
の両側に、それぞれ、１μｍ程度の幅のストライプ形状
の開口部を形成し、この開口部を設けたマスク材２２ａ
をマスクとして基板１９の上方からＣＨ4 とＨ2 とを含
む混合ガスを用いたドライエッチングを行い、マスク材
２２の開口部下のｐ−ＩｎＧａＡｓコンタクト層９，ｐ
−ＩｎＰ第２上クラッド層６ｂ，ｎ−ＩｎＰホールトラ
ップ層８，及びＦｅドープＩｎＰ埋込層７を除去する。
このとき、上記実施の形態１において説明したように、
ＣＨ4 とＨ2 とを含む混合ガスを用いたドライエッチン
グのＩｎＡｌＡｓに対するエッチングレートは、Ｆｅド
ープＩｎＰ埋込層７に対して十分に低いため、ドライエ
ッチングはドライ用エッチングストッパ層２０に達した
時点で停止し、コンタクト層９，第２上クラッド層６
ｂ，ホールトラップ層８，及び埋込層７のみが除去され
る。これにより、マスク材２２ａの２つの開口部に挟ま
れた領域下に幅約６μｍで高さが約５μｍであるメサ構
造２９が形成される。
チング用のマスク材として絶縁膜，またはフォトレジス
トを半導体層２１上全面に堆積し、このマスク材の、メ
サ構造を形成する幅約６μｍのストライプ形状の領域上
の両側に、それぞれ、１μｍ程度の幅のストライプ形状
の開口部を形成し、この開口部を設けたマスク材２２ａ
をマスクとして基板１９の上方からＣＨ4 とＨ2 とを含
む混合ガスを用いたドライエッチングを行い、マスク材
２２の開口部下のｐ−ＩｎＧａＡｓコンタクト層９，ｐ
−ＩｎＰ第２上クラッド層６ｂ，ｎ−ＩｎＰホールトラ
ップ層８，及びＦｅドープＩｎＰ埋込層７を除去する。
このとき、上記実施の形態１において説明したように、
ＣＨ4 とＨ2 とを含む混合ガスを用いたドライエッチン
グのＩｎＡｌＡｓに対するエッチングレートは、Ｆｅド
ープＩｎＰ埋込層７に対して十分に低いため、ドライエ
ッチングはドライ用エッチングストッパ層２０に達した
時点で停止し、コンタクト層９，第２上クラッド層６
ｂ，ホールトラップ層８，及び埋込層７のみが除去され
る。これにより、マスク材２２ａの２つの開口部に挟ま
れた領域下に幅約６μｍで高さが約５μｍであるメサ構
造２９が形成される。
【００６９】続いて、マスク材２２ａを除去した後、図
９(g) に示すように、メサ構造２９の表面を覆うように
フォトレジスト等からなるマスク材２３ａを設け、図９
(h)に示すように、このマスク材２３ａをマスクとし
て、まず、酒石酸とＨ2 Ｏ2 との混合液をエッチング液
として用いたウエットエッチングによりｐ−ＩｎＧａＡ
ｓコンタクト層９を除去した後、さらに、ＨＣｌをエッ
チング液としたウェットエッチングによりメサ構造２９
以外のｐ−ＩｎＧａＡｓコンタクト層９，ｐ−ＩｎＰ第
２上クラッド層６ｂ，ｎ−ＩｎＰホールトラップ層８，
及びＦｅドープＩｎＰ埋込層７と、メサ構造２９の下方
領域以外のエッチングストッパ層２０ａとを除去する。
上記実施の形態１において説明したように、ＨＣｌをエ
ッチング液としたウェットエッチングに対してＩｎＰは
溶解するがＩｎＧａＡｓＰはほとんど溶解しないため、
ウエットエッチングはＩｎＧａＡｓＰエッチングストッ
パ層１９ａに達した時点で停止し、エッチングストッパ
層１９ａ上のメサ構造２９以外の半導体層、即ちコンタ
クト層９，第２上クラッド層６ｂ，ホールトラップ層
８，及び埋込層７が除去される。
９(g) に示すように、メサ構造２９の表面を覆うように
フォトレジスト等からなるマスク材２３ａを設け、図９
(h)に示すように、このマスク材２３ａをマスクとし
て、まず、酒石酸とＨ2 Ｏ2 との混合液をエッチング液
として用いたウエットエッチングによりｐ−ＩｎＧａＡ
ｓコンタクト層９を除去した後、さらに、ＨＣｌをエッ
チング液としたウェットエッチングによりメサ構造２９
以外のｐ−ＩｎＧａＡｓコンタクト層９，ｐ−ＩｎＰ第
２上クラッド層６ｂ，ｎ−ＩｎＰホールトラップ層８，
及びＦｅドープＩｎＰ埋込層７と、メサ構造２９の下方
領域以外のエッチングストッパ層２０ａとを除去する。
上記実施の形態１において説明したように、ＨＣｌをエ
ッチング液としたウェットエッチングに対してＩｎＰは
溶解するがＩｎＧａＡｓＰはほとんど溶解しないため、
ウエットエッチングはＩｎＧａＡｓＰエッチングストッ
パ層１９ａに達した時点で停止し、エッチングストッパ
層１９ａ上のメサ構造２９以外の半導体層、即ちコンタ
クト層９，第２上クラッド層６ｂ，ホールトラップ層
８，及び埋込層７が除去される。
【００７０】その後、図９(i) に示すように、基板１上
全面にＳｉＯ2 膜１１ａをスパッタ法で形成後、低誘電
率材料としてポリイミド剤を基板１上全面に塗布し、上
面を平坦化した後、熱処理して硬化させ、硬化したポリ
イミド剤を酸素ガスを用いた反応性イオンエッチングに
よりエッチバックして、上面が平坦な状態を保ったまま
メサ構造１９上のＳｉＯ2 膜１１を露出させ、メサ構造
２９の側部に低誘電率埋込層１０を設け、さらに、基板
１上全面にＳｉＯ2 膜１１ｂをスパッタ法等により形成
し、コンタクト層９のｐ側電極とコンタクトを取る領域
上のＳｉＯ2 膜１１ａ，及びＳｉＯ2 膜１１ｂをエッチ
ングにより除去して開口部を設け、ｐ−ＩｎＧａＡｓコ
ンタクト層９を露出させる。
全面にＳｉＯ2 膜１１ａをスパッタ法で形成後、低誘電
率材料としてポリイミド剤を基板１上全面に塗布し、上
面を平坦化した後、熱処理して硬化させ、硬化したポリ
イミド剤を酸素ガスを用いた反応性イオンエッチングに
よりエッチバックして、上面が平坦な状態を保ったまま
メサ構造１９上のＳｉＯ2 膜１１を露出させ、メサ構造
２９の側部に低誘電率埋込層１０を設け、さらに、基板
１上全面にＳｉＯ2 膜１１ｂをスパッタ法等により形成
し、コンタクト層９のｐ側電極とコンタクトを取る領域
上のＳｉＯ2 膜１１ａ，及びＳｉＯ2 膜１１ｂをエッチ
ングにより除去して開口部を設け、ｐ−ＩｎＧａＡｓコ
ンタクト層９を露出させる。
【００７１】その後、基板１の上面全面にＴｉ層とＡｕ
層とを順次蒸着してＴｉ／Ａｕ層を形成し、ｐ側電極を
形成する部分にパターニングしたＡｕメッキを形成し、
イオンミリングによりＡｕメッキとこのＡｕメッキによ
り覆われていないＴｉ／Ａｕ層をエッチングしていき、
Ａｕメッキにより覆われていない部分を完全に除去した
時点でイオンミリングをやめることにより、Ｔｉ／Ａｕ
層上にＡｕメッキを設けてなる共振器部ｐ側電極１２，
及び半導体レーザ部ｐ側電極１３を形成する。また、基
板１の裏面にＡｕＧｅ層とＮｉ層とＴｉ層とＰｔ層とＡ
ｕ層とを順次蒸着した後、へき開を行う部分を除いた領
域にＡｕメッキを設けてｎ側共通電極１８を形成し、へ
き開を行うことにより、図８に示すような共振器集積型
半導体レーザを得る。
層とを順次蒸着してＴｉ／Ａｕ層を形成し、ｐ側電極を
形成する部分にパターニングしたＡｕメッキを形成し、
イオンミリングによりＡｕメッキとこのＡｕメッキによ
り覆われていないＴｉ／Ａｕ層をエッチングしていき、
Ａｕメッキにより覆われていない部分を完全に除去した
時点でイオンミリングをやめることにより、Ｔｉ／Ａｕ
層上にＡｕメッキを設けてなる共振器部ｐ側電極１２，
及び半導体レーザ部ｐ側電極１３を形成する。また、基
板１の裏面にＡｕＧｅ層とＮｉ層とＴｉ層とＰｔ層とＡ
ｕ層とを順次蒸着した後、へき開を行う部分を除いた領
域にＡｕメッキを設けてｎ側共通電極１８を形成し、へ
き開を行うことにより、図８に示すような共振器集積型
半導体レーザを得る。
【００７２】このような本実施の形態３においては、下
クラッド層２の下層としてＣＨ4 とＨ2 とを含む混合ガ
スを用いたドライエッチングにおいてエッチングストッ
パ層となるＩｎＡｌＡｓエッチングストッパ層２０ａを
設け、メサ構造２９の形成はマスク材２２ａを用いてド
ライエッチングにより形成しているため、メサ構造２９
の形状, 特に幅を精度良く形成することができ、変調器
部１０１の容量を減らして、変調器部１０１の周波数帯
域を広くすることができる。
クラッド層２の下層としてＣＨ4 とＨ2 とを含む混合ガ
スを用いたドライエッチングにおいてエッチングストッ
パ層となるＩｎＡｌＡｓエッチングストッパ層２０ａを
設け、メサ構造２９の形成はマスク材２２ａを用いてド
ライエッチングにより形成しているため、メサ構造２９
の形状, 特に幅を精度良く形成することができ、変調器
部１０１の容量を減らして、変調器部１０１の周波数帯
域を広くすることができる。
【００７３】また、ドライ用エッチングストッパ層１９
ａ及びウエット用エッチングストッパ層２０ａをそれぞ
れ利用してメサ構造２９形成時のドライエッチング及び
ウエットエッチングを深さ方向において停止させている
ため、メサ構造２９を形成する領域以外のＦｅドープＩ
ｎＰ埋込層７を深さ方向において精度よく除去し、メサ
構造２９の両側に誘電率の高い半導体層を残さないよう
にして、メサ構造２９を低誘電率埋込層１０で埋め込む
ことができるため、変調貴部１０１の容量を減らして、
変調器部１０１の周波数帯域を広くすることができる。
ａ及びウエット用エッチングストッパ層２０ａをそれぞ
れ利用してメサ構造２９形成時のドライエッチング及び
ウエットエッチングを深さ方向において停止させている
ため、メサ構造２９を形成する領域以外のＦｅドープＩ
ｎＰ埋込層７を深さ方向において精度よく除去し、メサ
構造２９の両側に誘電率の高い半導体層を残さないよう
にして、メサ構造２９を低誘電率埋込層１０で埋め込む
ことができるため、変調貴部１０１の容量を減らして、
変調器部１０１の周波数帯域を広くすることができる。
【００７４】また、メサ構造２９を形成する際に、コン
タクト層９，第２上クラッド層６ｂ，ホールトラップ層
８，及び埋込層７のメサ構造２９に近接した部分のみを
ドライエッチングにより除去した後、他のメサ構造２４
以外の領域はエッチング速度の速いウエットエッチング
により形成しているため、ドライエッチングにより除去
する部分の面積を、メサ構造２９以外の領域を全てドラ
イエッチングにより除去する場合に比べて少なくするこ
とができ、エッチング速度の遅いドライエッチング時間
を少なくすることができる。これにより、共振器集積型
半導体レーザの製造に要する時間を短縮することがで
き、装置の低コスト化が可能となる。
タクト層９，第２上クラッド層６ｂ，ホールトラップ層
８，及び埋込層７のメサ構造２９に近接した部分のみを
ドライエッチングにより除去した後、他のメサ構造２４
以外の領域はエッチング速度の速いウエットエッチング
により形成しているため、ドライエッチングにより除去
する部分の面積を、メサ構造２９以外の領域を全てドラ
イエッチングにより除去する場合に比べて少なくするこ
とができ、エッチング速度の遅いドライエッチング時間
を少なくすることができる。これにより、共振器集積型
半導体レーザの製造に要する時間を短縮することがで
き、装置の低コスト化が可能となる。
【００７５】図６は本実施の形態３に係る半導体装置の
製造方法の変形例を説明するための断面図であり、図９
と同一符号は、同一または相当する部分を示している。
上記実施の形態３においては、ドライ用エッチングスト
ッパ層１９ａ及びウエット用エッチングストッパ層２０
ａをそれぞれ下クラッド層２と基板１との間に設けた場
合について説明したが、本発明においては、図６(a) に
示すように、下クラッド層２と光閉じ込め層３との間に
ドライ用エッチングストッパ層１９ａ及びウエット用エ
ッチングストッパ層２０ａをそれぞれ設ける，あるい
は、下クラッド層２内の所定の高さ位置にドライ用エッ
チングストッパ層１９ａ及びウエット用エッチングスト
ッパ層２０ａをそれぞれ設けるようにしてもよく、この
ような場合においても上記実施の形態３と同様の効果を
奏する。
製造方法の変形例を説明するための断面図であり、図９
と同一符号は、同一または相当する部分を示している。
上記実施の形態３においては、ドライ用エッチングスト
ッパ層１９ａ及びウエット用エッチングストッパ層２０
ａをそれぞれ下クラッド層２と基板１との間に設けた場
合について説明したが、本発明においては、図６(a) に
示すように、下クラッド層２と光閉じ込め層３との間に
ドライ用エッチングストッパ層１９ａ及びウエット用エ
ッチングストッパ層２０ａをそれぞれ設ける，あるい
は、下クラッド層２内の所定の高さ位置にドライ用エッ
チングストッパ層１９ａ及びウエット用エッチングスト
ッパ層２０ａをそれぞれ設けるようにしてもよく、この
ような場合においても上記実施の形態３と同様の効果を
奏する。
【００７６】実施の形態４．図１０は本発明の実施の形
態４に係る半導体装置の構造を示す斜視図であり、この
半導体装置は共振器集積型半導体レーザである。図にお
いて、図８と同一符号は同一又は相当する部分を示して
いる。
態４に係る半導体装置の構造を示す斜視図であり、この
半導体装置は共振器集積型半導体レーザである。図にお
いて、図８と同一符号は同一又は相当する部分を示して
いる。
【００７７】図１１はこの実施の形態４に係る共振器集
積型半導体レーザの製造方法を示す工程図であり、図１
１(b) 〜(d) は図１０のXIc-X1c 線に相当する断面図、
図１１(a) は斜視図である。図において図９と同一符号
は同一又は相当する部分を示している。以下、図１１を
用いて製造方法について説明する。
積型半導体レーザの製造方法を示す工程図であり、図１
１(b) 〜(d) は図１０のXIc-X1c 線に相当する断面図、
図１１(a) は斜視図である。図において図９と同一符号
は同一又は相当する部分を示している。以下、図１１を
用いて製造方法について説明する。
【００７８】まず、上記実施の形態３の図９(a) 〜(e)
までに示した工程と同様の工程により、図１１(a) に示
すように、光導波路構造２８の両側を埋込層７，ホール
トラップ層８で埋め込むとともに、これらの層上に第２
上クラッド層６ｂとコンタクト層９とを積層し、変調器
部１０１となる領域と半導体レーザ部１０２となる領域
との境界部にアイソレーション領域１４を形成する。こ
のとき、この実施の形態４においては、上記実施の形態
３のように基板１側から順に、ｎ−ＩｎＧａＡｓＰウエ
ット用エッチングストッパ層１９ａとｎ−ＩｎＡｌＡｓ
ドライ用エッチングストッパ層２０ａとを配置する代わ
りに、基板１上に、基板１側から順に、ｎ−ＩｎＡｌＡ
ｓドライ用エッチングストッパ層２０ａとｎ−ＩｎＧａ
ＡｓＰウエット用エッチングストッパ層１９ａとを配置
するようにする。
までに示した工程と同様の工程により、図１１(a) に示
すように、光導波路構造２８の両側を埋込層７，ホール
トラップ層８で埋め込むとともに、これらの層上に第２
上クラッド層６ｂとコンタクト層９とを積層し、変調器
部１０１となる領域と半導体レーザ部１０２となる領域
との境界部にアイソレーション領域１４を形成する。こ
のとき、この実施の形態４においては、上記実施の形態
３のように基板１側から順に、ｎ−ＩｎＧａＡｓＰウエ
ット用エッチングストッパ層１９ａとｎ−ＩｎＡｌＡｓ
ドライ用エッチングストッパ層２０ａとを配置する代わ
りに、基板１上に、基板１側から順に、ｎ−ＩｎＡｌＡ
ｓドライ用エッチングストッパ層２０ａとｎ−ＩｎＧａ
ＡｓＰウエット用エッチングストッパ層１９ａとを配置
するようにする。
【００７９】次に、図１１(b) に示すように、所定幅の
ストライプ形状のレジスト等からなるウエットエッチン
グ用のマスク材２５ａを基板１上の、光導波路構造２８
を幅方向の中心としたメサ構造を形成する領域を含む領
域上に配置する。このマスク材２５ａの幅は、メサ構造
の幅よりも広い幅とともに、ウエットエッチングにより
起こるサイドエッチングの量も考慮した幅としておく。
例えば、幅は１５〜２０μｍ程度とする。また、そのス
トライプの伸びる方向とメサ構造のストライプの伸びる
方向が一致するようにする。また、このマスク材２５ａ
はメサ構造を形成する領域上とその近傍の領域上のみに
形成するようにする。そして、このマスク材２５ａをマ
スクとして、まず、酒石酸とＨ2 Ｏ2 との混合液をエッ
チング液として用いたウエットエッチングによりｐ−Ｉ
ｎＧａＡｓコンタクト層９を除去した後、さらに、ＨＣ
ｌをエッチング液としたウェットエッチングによりメサ
構造２９以外のｐ−ＩｎＧａＡｓコンタクト層９，ｐ−
ＩｎＰ第２上クラッド層６ｂ，ｎ−ＩｎＰホールトラッ
プ層８，及びＦｅドープＩｎＰ埋込層７を除去して、メ
サ構造を形成する領域を含む半導体層２９ａを形成す
る。上記実施の形態１において説明したように、ＨＣｌ
をエッチング液としたウェットエッチングに対してＩｎ
Ｐは溶解するがＩｎＧａＡｓＰはほとんど溶解しないた
め、ウエットエッチングはＩｎＧａＡｓＰウエット用エ
ッチングストッパ層１９ａに達した時点で停止する。
ストライプ形状のレジスト等からなるウエットエッチン
グ用のマスク材２５ａを基板１上の、光導波路構造２８
を幅方向の中心としたメサ構造を形成する領域を含む領
域上に配置する。このマスク材２５ａの幅は、メサ構造
の幅よりも広い幅とともに、ウエットエッチングにより
起こるサイドエッチングの量も考慮した幅としておく。
例えば、幅は１５〜２０μｍ程度とする。また、そのス
トライプの伸びる方向とメサ構造のストライプの伸びる
方向が一致するようにする。また、このマスク材２５ａ
はメサ構造を形成する領域上とその近傍の領域上のみに
形成するようにする。そして、このマスク材２５ａをマ
スクとして、まず、酒石酸とＨ2 Ｏ2 との混合液をエッ
チング液として用いたウエットエッチングによりｐ−Ｉ
ｎＧａＡｓコンタクト層９を除去した後、さらに、ＨＣ
ｌをエッチング液としたウェットエッチングによりメサ
構造２９以外のｐ−ＩｎＧａＡｓコンタクト層９，ｐ−
ＩｎＰ第２上クラッド層６ｂ，ｎ−ＩｎＰホールトラッ
プ層８，及びＦｅドープＩｎＰ埋込層７を除去して、メ
サ構造を形成する領域を含む半導体層２９ａを形成す
る。上記実施の形態１において説明したように、ＨＣｌ
をエッチング液としたウェットエッチングに対してＩｎ
Ｐは溶解するがＩｎＧａＡｓＰはほとんど溶解しないた
め、ウエットエッチングはＩｎＧａＡｓＰウエット用エ
ッチングストッパ層１９ａに達した時点で停止する。
【００８０】次に、マスク材２５ａを除去した後、図１
１(c) に示すように、絶縁膜等のドライエッチング用の
マスク材２６ａを半導体層２９ａ上のメサ構造を形成す
る領域上のみにパターン形成する。そして、図１１(d)
に示すように、このパターニングしたマスク材２６ａを
マスクとして基板１の上方からドライエッチングを行
い、マスク材２６の両側の半導体層２９ａを除去する。
このとき、ドライ用エッチングストッパ層２０ａに対す
るエッチングレートが低いので、ドライエッチングはド
ライ用エッチングストッパ層２０ａに達した時点で停止
し、これにより、メサ構造以外の半導体層２９ａとウエ
ット用エッチングストッパ層１９とのみが除去される。
これにより、マスク材２６ａ下にメサ構造２９が形成さ
れる。そしてマスク材２６ａを除去した後、上記実施の
形態３の図９(k) 以降の工程と同様の工程により絶縁膜
１１ａ，低誘電率埋込層１０，絶縁膜１１ｂ，変調器部
ｐ側電極１２，半導体レーザ部ｐ側電極１３，及びｎ側
共通電極３０を形成して、図１０に示すような半導体装
置を得る。
１(c) に示すように、絶縁膜等のドライエッチング用の
マスク材２６ａを半導体層２９ａ上のメサ構造を形成す
る領域上のみにパターン形成する。そして、図１１(d)
に示すように、このパターニングしたマスク材２６ａを
マスクとして基板１の上方からドライエッチングを行
い、マスク材２６の両側の半導体層２９ａを除去する。
このとき、ドライ用エッチングストッパ層２０ａに対す
るエッチングレートが低いので、ドライエッチングはド
ライ用エッチングストッパ層２０ａに達した時点で停止
し、これにより、メサ構造以外の半導体層２９ａとウエ
ット用エッチングストッパ層１９とのみが除去される。
これにより、マスク材２６ａ下にメサ構造２９が形成さ
れる。そしてマスク材２６ａを除去した後、上記実施の
形態３の図９(k) 以降の工程と同様の工程により絶縁膜
１１ａ，低誘電率埋込層１０，絶縁膜１１ｂ，変調器部
ｐ側電極１２，半導体レーザ部ｐ側電極１３，及びｎ側
共通電極３０を形成して、図１０に示すような半導体装
置を得る。
【００８１】このような本実施の形態４においては、下
クラッド層２の下層としてＣＨ4 とＨ2 とを含む混合ガ
スを用いたドライエッチングにおいてエッチングストッ
パ層となるＩｎＡｌＡｓエッチングストッパ層２０ａを
設け、メサ構造２９の形成はマスク材２２ａを用いてド
ライエッチングにより形成しているため、メサ構造２９
の形状，特に幅を精度良く形成することができ、変調器
部１０１の容量を減らして、変調器部１０１の周波数帯
域を広くすることができる。
クラッド層２の下層としてＣＨ4 とＨ2 とを含む混合ガ
スを用いたドライエッチングにおいてエッチングストッ
パ層となるＩｎＡｌＡｓエッチングストッパ層２０ａを
設け、メサ構造２９の形成はマスク材２２ａを用いてド
ライエッチングにより形成しているため、メサ構造２９
の形状，特に幅を精度良く形成することができ、変調器
部１０１の容量を減らして、変調器部１０１の周波数帯
域を広くすることができる。
【００８２】また、ウエット用エッチングストッパ層２
０ａ及びドライ用エッチングストッパ層１９ａをそれぞ
れ利用してメサ構造２９形成時のウエットエッチング及
びドライエッチングを深さ方向において停止させている
ため、メサ構造２９を形成する領域以外のＦｅドープＩ
ｎＰ埋込層７を深さ方向において精度よく除去し、メサ
構造２９の両側に誘電率の高い半導体層を残さないよう
にして、メサ構造２９を低誘電率埋込層１０で埋め込む
ことができるため、装置の容量を減らして、変調器部の
周波数帯域を広くすることができる。
０ａ及びドライ用エッチングストッパ層１９ａをそれぞ
れ利用してメサ構造２９形成時のウエットエッチング及
びドライエッチングを深さ方向において停止させている
ため、メサ構造２９を形成する領域以外のＦｅドープＩ
ｎＰ埋込層７を深さ方向において精度よく除去し、メサ
構造２９の両側に誘電率の高い半導体層を残さないよう
にして、メサ構造２９を低誘電率埋込層１０で埋め込む
ことができるため、装置の容量を減らして、変調器部の
周波数帯域を広くすることができる。
【００８３】また、メサ構造２９を形成する際に、メサ
構造を形成する領域の両側の、このメサ構造を形成する
領域に対して所定の間隔を隔てた領域の、コンタクト層
９，第２上クラッド層６ｂ，ホールトラップ層８，及び
埋込層７をウエットエッチングにより除去した後、ドラ
イエッチングを行ってメサ構造２９を形成しているた
め、ドライエッチングにより除去する部分の面積を、メ
サ構造２９以外の領域を全てドライエッチングにより除
去する場合に比べて少なくすることができ、エッチング
速度の遅いドライエッチング時間を少なくすることがで
きる。これにより、共振器集積型半導体レーザの製造に
要する時間を短縮することができ、素子の低コスト化が
可能となる。
構造を形成する領域の両側の、このメサ構造を形成する
領域に対して所定の間隔を隔てた領域の、コンタクト層
９，第２上クラッド層６ｂ，ホールトラップ層８，及び
埋込層７をウエットエッチングにより除去した後、ドラ
イエッチングを行ってメサ構造２９を形成しているた
め、ドライエッチングにより除去する部分の面積を、メ
サ構造２９以外の領域を全てドライエッチングにより除
去する場合に比べて少なくすることができ、エッチング
速度の遅いドライエッチング時間を少なくすることがで
きる。これにより、共振器集積型半導体レーザの製造に
要する時間を短縮することができ、素子の低コスト化が
可能となる。
【００８４】図７は本実施の形態４に係る半導体装置の
製造方法の変形例を説明するための断面図であり、図に
おいて図１１と同一符号は、同一または相当する部分を
示している。上記実施の形態４においては、ウエット用
エッチングストッパ層２０ａ及びドライ用エッチングス
トッパ層１９ａをそれぞれ下クラッド層２と基板１との
間に設けた場合について説明したが、本発明において
は、図７に示すように、下クラッド層２と光閉じ込め層
３との間にウエット用エッチングストッパ層２０ａ及び
ドライ用エッチングストッパ層１９ａをそれぞれ設けた
ものでもよく、このような場合においても上記実施の形
態４と同様の効果を奏する。
製造方法の変形例を説明するための断面図であり、図に
おいて図１１と同一符号は、同一または相当する部分を
示している。上記実施の形態４においては、ウエット用
エッチングストッパ層２０ａ及びドライ用エッチングス
トッパ層１９ａをそれぞれ下クラッド層２と基板１との
間に設けた場合について説明したが、本発明において
は、図７に示すように、下クラッド層２と光閉じ込め層
３との間にウエット用エッチングストッパ層２０ａ及び
ドライ用エッチングストッパ層１９ａをそれぞれ設けた
ものでもよく、このような場合においても上記実施の形
態４と同様の効果を奏する。
【００８５】なお、上記実施の形態３及び４において
は、半導体装置の製造方法として特に変調器集積半導体
レーザの製造方法について説明したが、本発明は他のメ
サ構造を有する半導体装置の製造方法であってもよく、
このような場合においても上記実施の形態３及び４と同
様の効果を奏する。
は、半導体装置の製造方法として特に変調器集積半導体
レーザの製造方法について説明したが、本発明は他のメ
サ構造を有する半導体装置の製造方法であってもよく、
このような場合においても上記実施の形態３及び４と同
様の効果を奏する。
【００８６】また、上記実施の形態３及び４においては
ｎ型の基板を用いた半導体装置の製造方法について説明
したが、本発明はｐ型の基板を用いた半導体装置の製造
方法であってもよく、このような場合においても上記実
施の形態３及び４と同様の効果を奏する。
ｎ型の基板を用いた半導体装置の製造方法について説明
したが、本発明はｐ型の基板を用いた半導体装置の製造
方法であってもよく、このような場合においても上記実
施の形態３及び４と同様の効果を奏する。
【００８７】また、上記実施の形態１〜４においてはＩ
ｎＰ基板を用いた材料系がＩｎＰ系の半導体装置の製造
方法について説明したが、本発明は他の材料系の半導体
装置の製造方法であってもよく、このような場合におい
ても上記実施の形態１〜４と同様の効果を奏する。
ｎＰ基板を用いた材料系がＩｎＰ系の半導体装置の製造
方法について説明したが、本発明は他の材料系の半導体
装置の製造方法であってもよく、このような場合におい
ても上記実施の形態１〜４と同様の効果を奏する。
【００８８】
【発明の効果】以上のようにこの発明によれば、半導体
基板上に、ウェットエッチングに対してエッチングスト
ッパ層となるウエット用エッチングストッパ層と、ドラ
イエッチングに対してエッチングストッパ層となるドラ
イ用エッチングストッパ層と、半導体層とを順次形成す
る工程と、上記半導体層の，平面形状が所定幅のストラ
イプ形状である第１の領域の両側にそれぞれ隣接した，
２本の所定幅の領域のみを、上記ドライ用エッチングス
トッパ層に達する深さまでドライエッチングする工程
と、上記半導体層の，第１の領域を除く領域を、上記ウ
エット用エッチングストッパ層に達する深さまでウエッ
トエッチングする工程とを備えたから、精度よく短時間
でメサ構造を形成することができ、製造にかかる工期を
短縮でき、半導体装置の製造コストを減少させることが
できる効果がある。
基板上に、ウェットエッチングに対してエッチングスト
ッパ層となるウエット用エッチングストッパ層と、ドラ
イエッチングに対してエッチングストッパ層となるドラ
イ用エッチングストッパ層と、半導体層とを順次形成す
る工程と、上記半導体層の，平面形状が所定幅のストラ
イプ形状である第１の領域の両側にそれぞれ隣接した，
２本の所定幅の領域のみを、上記ドライ用エッチングス
トッパ層に達する深さまでドライエッチングする工程
と、上記半導体層の，第１の領域を除く領域を、上記ウ
エット用エッチングストッパ層に達する深さまでウエッ
トエッチングする工程とを備えたから、精度よく短時間
でメサ構造を形成することができ、製造にかかる工期を
短縮でき、半導体装置の製造コストを減少させることが
できる効果がある。
【００８９】また、この発明によれば、半導体基板上
に、ドライエッチングに対してエッチングストッパ層と
なるドライ用エッチングストッパ層と、ウエットエッチ
ングに対してエッチングストッパ層となるウエット用エ
ッチングストッパ層と、半導体層とを順次形成する工程
と、上記半導体層の，平面形状が所定幅のストライプ形
状である第１の領域の両側の、該第１の領域に対して所
定の間隔を隔てて位置する領域を、上記ウエット用エッ
チングストッパ層に達する深さまでウエットエッチング
する工程と、上記半導体層の第１の領域を除いた領域
を、上記ドライ用エッチングストッパ層に達するまでド
ライエッチングする工程とを備えたから、精度よく短時
間でメサ構造を形成することができ、製造にかかる工期
を短縮でき、半導体装置の製造コストを減少させること
ができる効果がある。
に、ドライエッチングに対してエッチングストッパ層と
なるドライ用エッチングストッパ層と、ウエットエッチ
ングに対してエッチングストッパ層となるウエット用エ
ッチングストッパ層と、半導体層とを順次形成する工程
と、上記半導体層の，平面形状が所定幅のストライプ形
状である第１の領域の両側の、該第１の領域に対して所
定の間隔を隔てて位置する領域を、上記ウエット用エッ
チングストッパ層に達する深さまでウエットエッチング
する工程と、上記半導体層の第１の領域を除いた領域
を、上記ドライ用エッチングストッパ層に達するまでド
ライエッチングする工程とを備えたから、精度よく短時
間でメサ構造を形成することができ、製造にかかる工期
を短縮でき、半導体装置の製造コストを減少させること
ができる効果がある。
【００９０】また、この発明によれば、上記ウエット用
エッチングストッパ層は、ＩｎＧａＡｓＰ層からなり、
上記ドライ用エッチングストッパ層は、ＩｎＡｌＡｓ層
からなり、上記半導体層は、ＩｎＰからなり、上記ウエ
ットエッチングを、ＨＣｌをエッチング液として用いた
ものとし、上記ドライエッチングは、ＣＨ4 とＨ2 とを
含む混合ガスを用いたものとしたから、精度よく短時間
でメサ構造を形成することができ、製造にかかる工期を
短縮でき、半導体装置の製造コストを減少させることが
できる効果がある。
エッチングストッパ層は、ＩｎＧａＡｓＰ層からなり、
上記ドライ用エッチングストッパ層は、ＩｎＡｌＡｓ層
からなり、上記半導体層は、ＩｎＰからなり、上記ウエ
ットエッチングを、ＨＣｌをエッチング液として用いた
ものとし、上記ドライエッチングは、ＣＨ4 とＨ2 とを
含む混合ガスを用いたものとしたから、精度よく短時間
でメサ構造を形成することができ、製造にかかる工期を
短縮でき、半導体装置の製造コストを減少させることが
できる効果がある。
【００９１】また、この発明によれば、互いに接するよ
う配列された半導体レーザ領域と変調器領域とを有する
第１導電型半導体基板上に、ウェットエッチングに対し
てエッチングストッパ層となる第１導電型ウエット用エ
ッチングストッパ層と、ドライエッチングに対してエッ
チングストッパ層となる第１導電型ドライ用エッチング
ストッパ層とを形成する工程と、該ドライ用エッチング
ストッパ層上に、上記半導体レーザ領域上の領域が、第
１導電型下クラッド層と，活性層と，その内部に回折格
子を有する第１の第２導電型上クラッド層とが積層され
てなり、上記変調器領域上の領域が第１導電型下クラッ
ド層と，光導波層と，第１の第２導電型上クラッド層と
が積層されてなる、上記半導体レーザ領域と変調器領域
との配列方向に向かって伸びる所定幅のストライプ形状
を有する光導波路構造を形成する工程と、上記光導波路
構造の両側のドライ用エッチングストッパ層上に、この
光導波路構造を埋め込むように電流ブロック層を形成す
る工程と、この電流ブロック層と上記光導波路構造上に
第２の第２導電型上クラッド層と、第２導電型コンタク
ト層とを形成する工程と、上記半導体レーザ領域と共振
器領域との境界領域上にアイソレーション領域を形成す
る工程と、上記コンタクト層の、上記光導波路構造を幅
方向の中心とした所定幅を有するストライプ形状のメサ
構造を形成する領域の両側にそれぞれ隣接する２本の所
定幅の領域のみを、上記ドライ用エッチングストッパ層
に達する深さまでドライエッチングしてメサ構造を形成
する工程と、上記メサ構造以外の上記ウエット用エッチ
ングストッパ層上に形成された半導体層を上記ウエット
用エッチングストッパ層に達する深さまでウエットエッ
チングする工程と、上記メサ構造を埋め込むように低誘
電率材料からなる層を上記メサ構造の両側に形成する工
程と、上記半導体レーザ領域上、及び上記変調器領域上
にそれぞれ電極を形成する工程と、上記基板の裏面上に
電極を形成する工程とを備えたから、精度よく短時間で
メサ構造を形成することができ、製造にかかる工期を短
縮でき、半導体装置の製造コストを減少させることがで
きる効果があるとともに、メサ構造の両側の誘電率の高
い半導体層を精度良く除去して、素子の容量を低減させ
て、広い周波数帯域を持つ変調器部を備えた半導体装置
を提供できる効果がある。
う配列された半導体レーザ領域と変調器領域とを有する
第１導電型半導体基板上に、ウェットエッチングに対し
てエッチングストッパ層となる第１導電型ウエット用エ
ッチングストッパ層と、ドライエッチングに対してエッ
チングストッパ層となる第１導電型ドライ用エッチング
ストッパ層とを形成する工程と、該ドライ用エッチング
ストッパ層上に、上記半導体レーザ領域上の領域が、第
１導電型下クラッド層と，活性層と，その内部に回折格
子を有する第１の第２導電型上クラッド層とが積層され
てなり、上記変調器領域上の領域が第１導電型下クラッ
ド層と，光導波層と，第１の第２導電型上クラッド層と
が積層されてなる、上記半導体レーザ領域と変調器領域
との配列方向に向かって伸びる所定幅のストライプ形状
を有する光導波路構造を形成する工程と、上記光導波路
構造の両側のドライ用エッチングストッパ層上に、この
光導波路構造を埋め込むように電流ブロック層を形成す
る工程と、この電流ブロック層と上記光導波路構造上に
第２の第２導電型上クラッド層と、第２導電型コンタク
ト層とを形成する工程と、上記半導体レーザ領域と共振
器領域との境界領域上にアイソレーション領域を形成す
る工程と、上記コンタクト層の、上記光導波路構造を幅
方向の中心とした所定幅を有するストライプ形状のメサ
構造を形成する領域の両側にそれぞれ隣接する２本の所
定幅の領域のみを、上記ドライ用エッチングストッパ層
に達する深さまでドライエッチングしてメサ構造を形成
する工程と、上記メサ構造以外の上記ウエット用エッチ
ングストッパ層上に形成された半導体層を上記ウエット
用エッチングストッパ層に達する深さまでウエットエッ
チングする工程と、上記メサ構造を埋め込むように低誘
電率材料からなる層を上記メサ構造の両側に形成する工
程と、上記半導体レーザ領域上、及び上記変調器領域上
にそれぞれ電極を形成する工程と、上記基板の裏面上に
電極を形成する工程とを備えたから、精度よく短時間で
メサ構造を形成することができ、製造にかかる工期を短
縮でき、半導体装置の製造コストを減少させることがで
きる効果があるとともに、メサ構造の両側の誘電率の高
い半導体層を精度良く除去して、素子の容量を低減させ
て、広い周波数帯域を持つ変調器部を備えた半導体装置
を提供できる効果がある。
【００９２】また、この発明によれば、互いに接するよ
う配列された半導体レーザ領域と変調器領域とを有する
第１導電型半導体基板上に、ドライエッチングに対して
エッチングストッパ層となる第１導電型ドライ用エッチ
ングストッパ層と、ウェットエッチングに対してエッチ
ングストッパ層となる第１導電型ウエット用エッチング
ストッパ層とを形成する工程と、該ドライ用エッチング
ストッパ層上に、上記半導体レーザ領域上の領域が、第
１導電型下クラッド層と，活性層と，その内部に回折格
子を有する第１の第２導電型上クラッド層とが積層され
てなり、上記変調器領域上の領域が第１導電型下クラッ
ド層と，光導波層と，第１の第２導電型上クラッド層と
が積層されてなる、上記半導体レーザ領域と変調器領域
との配列方向に向かって伸びる所定幅のストライプ形状
を有する光導波路構造を形成する工程と、上記光導波路
構造の両側のドライ用エッチングストッパ層上に、この
光導波路構造を埋め込むように電流ブロック層を形成す
る工程と、この電流ブロック層と上記光導波路構造上に
第２の第２導電型上クラッド層と、第２導電型コンタク
ト層とを形成する工程と、上記半導体レーザ領域と共振
器領域との境界領域上にアイソレーション領域を形成す
る工程と、上記コンタクト層の、上記光導波路構造を幅
方向の中心とした所定幅を有するストライプ形状のメサ
構造を形成する領域の両側の、このメサ構造を形成する
領域に対して所定の間隔を隔てて位置する領域を、上記
ウエット用エッチングストッパ層に達する深さまでウエ
ットエッチングする工程と、上記メサ構造を形成する領
域以外の上記ドライ用エッチングストッパ層上に形成さ
れた半導体層を、上記ドライ用エッチングストッパ層に
達するまでドライエッチングしてメサ構造を形成する工
程と、上記メサ構造を埋め込むように低誘電率材料から
なる層を上記メサ構造の両側に形成する工程と、上記半
導体レーザ領域上、及び上記変調器領域上にそれぞれ電
極を形成する工程と、上記基板の裏面上に電極を形成す
る工程とを備えたから、精度よく短時間でメサ構造を形
成することができ、製造にかかる工期を短縮でき、半導
体装置の製造コストを減少させることができる効果があ
るとともに、メサ構造の両側の誘電率の高い半導体層を
精度良く除去して、素子の容量を低減させて、広い周波
数帯域を持つ変調器部を備えた半導体装置を提供できる
効果がある。
う配列された半導体レーザ領域と変調器領域とを有する
第１導電型半導体基板上に、ドライエッチングに対して
エッチングストッパ層となる第１導電型ドライ用エッチ
ングストッパ層と、ウェットエッチングに対してエッチ
ングストッパ層となる第１導電型ウエット用エッチング
ストッパ層とを形成する工程と、該ドライ用エッチング
ストッパ層上に、上記半導体レーザ領域上の領域が、第
１導電型下クラッド層と，活性層と，その内部に回折格
子を有する第１の第２導電型上クラッド層とが積層され
てなり、上記変調器領域上の領域が第１導電型下クラッ
ド層と，光導波層と，第１の第２導電型上クラッド層と
が積層されてなる、上記半導体レーザ領域と変調器領域
との配列方向に向かって伸びる所定幅のストライプ形状
を有する光導波路構造を形成する工程と、上記光導波路
構造の両側のドライ用エッチングストッパ層上に、この
光導波路構造を埋め込むように電流ブロック層を形成す
る工程と、この電流ブロック層と上記光導波路構造上に
第２の第２導電型上クラッド層と、第２導電型コンタク
ト層とを形成する工程と、上記半導体レーザ領域と共振
器領域との境界領域上にアイソレーション領域を形成す
る工程と、上記コンタクト層の、上記光導波路構造を幅
方向の中心とした所定幅を有するストライプ形状のメサ
構造を形成する領域の両側の、このメサ構造を形成する
領域に対して所定の間隔を隔てて位置する領域を、上記
ウエット用エッチングストッパ層に達する深さまでウエ
ットエッチングする工程と、上記メサ構造を形成する領
域以外の上記ドライ用エッチングストッパ層上に形成さ
れた半導体層を、上記ドライ用エッチングストッパ層に
達するまでドライエッチングしてメサ構造を形成する工
程と、上記メサ構造を埋め込むように低誘電率材料から
なる層を上記メサ構造の両側に形成する工程と、上記半
導体レーザ領域上、及び上記変調器領域上にそれぞれ電
極を形成する工程と、上記基板の裏面上に電極を形成す
る工程とを備えたから、精度よく短時間でメサ構造を形
成することができ、製造にかかる工期を短縮でき、半導
体装置の製造コストを減少させることができる効果があ
るとともに、メサ構造の両側の誘電率の高い半導体層を
精度良く除去して、素子の容量を低減させて、広い周波
数帯域を持つ変調器部を備えた半導体装置を提供できる
効果がある。
【図１】 この発明の実施の形態１に係る半導体装置の
製造方法を示す工程図である。
製造方法を示す工程図である。
【図２】 この発明の実施の形態２に係る半導体装置の
製造方法を示す工程図である。
製造方法を示す工程図である。
【図３】 従来の変調器集積半導体レーザの構造を示す
斜視図である。
斜視図である。
【図４】 従来の変調器集積半導体レーザの製造方法を
示す工程図である。
示す工程図である。
【図５】 従来の半導体装置の構造を示す工程図であ
る。
る。
【図６】 本発明の実施の形態３に係る半導体装置の製
造方法の変形例を示す図である。
造方法の変形例を示す図である。
【図７】 本発明の実施の形態４に係る半導体装置の製
造方法の変形例を示す図である。
造方法の変形例を示す図である。
【図８】 この発明の実施の形態３に係る半導体装置の
構造を示す斜視図である。
構造を示す斜視図である。
【図９】 この発明の実施の形態３に係る半導体装置の
製造方法を示す工程図である。
製造方法を示す工程図である。
【図１０】 この発明の実施の形態４に係る半導体装置
の構造を示す斜視図である。
の構造を示す斜視図である。
【図１１】 この発明の実施の形態４に係る半導体装置
の製造方法を示す工程図である。
の製造方法を示す工程図である。
１ ｎ−ＩｎＰ基板、２ ｎ−ＩｎＰ下クラッド層、３
ｎ−ＩｎＧａＡｓＰ光閉込層、４ 多重量子井戸層、
５ ｐ−ＩｎＧａＡｓＰ光閉込層、６ ｐ−ＩｎＰ上ク
ラッド層、６ａ 第１上クラッド層、６ｂ 第２上クラ
ッド層、６ｃ 高抵抗化領域、７ ＦｅドープＩｎＰ埋
込層、８ ｎ−ＩｎＰホールトラップ層、９ ｐ−Ｉｎ
ＧａＡｓコンタクト層、１０ 低誘電率埋込層、１１
ａ，１１ｂ１５，１６，１７ ＳｉＯ2 膜、１２ 変調
器部ｐ側電極、１３ 半導体レーザ部ｐ側電極、１８
半導体基板、１９ ウエット用エッチングストッパ層、
１９ａ ｎ−ＩｎＧａＡｓＰウエット用エッチングスト
ッパ層、２０ ｎ−ＩｎＡｌＡｓドライ用エッチングス
トッパ層、２１ 半導体層、２１ａ 半導体層、２２，
２２ａ，２６ マスク材、２３，２３ａ，２５ マスク
材、２４，４２ メサ構造、２８ 光導波路構造、２９
メサ構造、２９ａ 半導体層、３０ ｎ側共通電極、
３１ ｐ−ＩｎＧａＡｓＰ回折格子、４０ ＩｎＰ基
板、４１ 絶縁膜、１０１ 変調器部、１０２ 半導体
レーザ部。
ｎ−ＩｎＧａＡｓＰ光閉込層、４ 多重量子井戸層、
５ ｐ−ＩｎＧａＡｓＰ光閉込層、６ ｐ−ＩｎＰ上ク
ラッド層、６ａ 第１上クラッド層、６ｂ 第２上クラ
ッド層、６ｃ 高抵抗化領域、７ ＦｅドープＩｎＰ埋
込層、８ ｎ−ＩｎＰホールトラップ層、９ ｐ−Ｉｎ
ＧａＡｓコンタクト層、１０ 低誘電率埋込層、１１
ａ，１１ｂ１５，１６，１７ ＳｉＯ2 膜、１２ 変調
器部ｐ側電極、１３ 半導体レーザ部ｐ側電極、１８
半導体基板、１９ ウエット用エッチングストッパ層、
１９ａ ｎ−ＩｎＧａＡｓＰウエット用エッチングスト
ッパ層、２０ ｎ−ＩｎＡｌＡｓドライ用エッチングス
トッパ層、２１ 半導体層、２１ａ 半導体層、２２，
２２ａ，２６ マスク材、２３，２３ａ，２５ マスク
材、２４，４２ メサ構造、２８ 光導波路構造、２９
メサ構造、２９ａ 半導体層、３０ ｎ側共通電極、
３１ ｐ−ＩｎＧａＡｓＰ回折格子、４０ ＩｎＰ基
板、４１ 絶縁膜、１０１ 変調器部、１０２ 半導体
レーザ部。
Claims (5)
- 【請求項１】 半導体基板上に、ウェットエッチングに
対してエッチングストッパ層となるウエット用エッチン
グストッパ層と、ドライエッチングに対してエッチング
ストッパ層となるドライ用エッチングストッパ層と、半
導体層とを順次形成する工程と、 上記半導体層の，平面形状が所定幅のストライプ形状で
ある第１の領域の両側にそれぞれ隣接した，２本の所定
幅の領域のみを、上記ドライ用エッチングストッパ層に
達する深さまでドライエッチングする工程と、 上記半導体層の，第１の領域を除く領域を、上記ウエッ
ト用エッチングストッパ層に達する深さまでウエットエ
ッチングする工程とを備えたことを特徴とする半導体装
置の製造方法。 - 【請求項２】 半導体基板上に、ドライエッチングに対
してエッチングストッパ層となるドライ用エッチングス
トッパ層と、ウエットエッチングに対してエッチングス
トッパ層となるウエット用エッチングストッパ層と、半
導体層とを順次形成する工程と、 上記半導体層の，平面形状が所定幅のストライプ形状で
ある第１の領域の両側の、該第１の領域に対して所定の
間隔を隔てて位置する領域を、上記ウエット用エッチン
グストッパ層に達する深さまでウエットエッチングする
工程と、 上記半導体層の第１の領域を除いた領域を、上記ドライ
用エッチングストッパ層に達するまでドライエッチング
する工程とを備えたことを特徴とする半導体装置の製造
方法。 - 【請求項３】 請求項１または２のいずれかに記載の半
導体装置の製造方法において、 上記ウエット用エッチングストッパ層は、ＩｎＧａＡｓ
Ｐ層からなり、 上記ドライ用エッチングストッパ層は、ＩｎＡｌＡｓ層
からなり、 上記半導体層は、ＩｎＰからなり、 上記ウエットエッチングは、ＨＣｌをエッチング液とし
て用いたものであり、 上記ドライエッチングは、ＣＨ4 とＨ2 とを含む混合ガ
スを用いたものであることを特徴とする半導体装置の製
造方法。 - 【請求項４】 互いに接するよう配列された半導体レー
ザ領域と変調器領域とを有する第１導電型半導体基板上
に、ウェットエッチングに対してエッチングストッパ層
となる第１導電型ウエット用エッチングストッパ層と、
ドライエッチングに対してエッチングストッパ層となる
第１導電型ドライ用エッチングストッパ層とを形成する
工程と、 該ドライ用エッチングストッパ層上に、上記半導体レー
ザ領域上の領域が、第１導電型下クラッド層と，活性層
と，その内部に回折格子を有する第１の第２導電型上ク
ラッド層とが積層されてなり、上記変調器領域上の領域
が第１導電型下クラッド層と，光導波層と，第１の第２
導電型上クラッド層とが積層されてなる、上記半導体レ
ーザ領域と変調器領域との配列方向に向かって伸びる所
定幅のストライプ形状を有する光導波路構造を形成する
工程と、 上記光導波路構造の両側のドライ用エッチングストッパ
層上に、この光導波路構造を埋め込むように電流ブロッ
ク層を形成する工程と、 この電流ブロック層と上記光導波路構造上に第２の第２
導電型上クラッド層と、第２導電型コンタクト層とを形
成する工程と、 上記半導体レーザ領域と共振器領域との境界領域上にア
イソレーション領域を形成する工程と、 上記コンタクト層の、上記光導波路構造を幅方向の中心
とした所定幅を有するストライプ形状のメサ構造を形成
する領域の両側にそれぞれ隣接する２本の所定幅の領域
のみを、上記ドライ用エッチングストッパ層に達する深
さまでドライエッチングしてメサ構造を形成する工程
と、 上記メサ構造以外の上記ウエット用エッチングストッパ
層上に形成された半導体層を上記ウエット用エッチング
ストッパ層に達する深さまでウエットエッチングする工
程と、 上記メサ構造を埋め込むように低誘電率材料からなる層
を上記メサ構造の両側に形成する工程と、 上記半導体レーザ領域上、及び上記変調器領域上にそれ
ぞれ電極を形成する工程と、 上記基板の裏面上に電極を形成する工程とを備えたこと
を特徴とする半導体装置の製造方法。 - 【請求項５】 互いに接するよう配列された半導体レー
ザ領域と変調器領域とを有する第１導電型半導体基板上
に、ドライエッチングに対してエッチングストッパ層と
なる第１導電型ドライ用エッチングストッパ層と、ウェ
ットエッチングに対してエッチングストッパ層となる第
１導電型ウエット用エッチングストッパ層とを形成する
工程と、 該ドライ用エッチングストッパ層上に、上記半導体レー
ザ領域上の領域が、第１導電型下クラッド層と，活性層
と，その内部に回折格子を有する第１の第２導電型上ク
ラッド層とが積層されてなり、上記変調器領域上の領域
が第１導電型下クラッド層と，光導波層と，第１の第２
導電型上クラッド層とが積層されてなる、上記半導体レ
ーザ領域と変調器領域との配列方向に向かって伸びる所
定幅のストライプ形状を有する光導波路構造を形成する
工程と、 上記光導波路構造の両側のドライ用エッチングストッパ
層上に、この光導波路構造を埋め込むように電流ブロッ
ク層を形成する工程と、 この電流ブロック層と上記光導波路構造上に第２の第２
導電型上クラッド層と、第２導電型コンタクト層とを形
成する工程と、 上記半導体レーザ領域と共振器領域との境界領域上にア
イソレーション領域を形成する工程と、 上記コンタクト層の、上記光導波路構造を幅方向の中心
とした所定幅を有するストライプ形状のメサ構造を形成
する領域の両側の、このメサ構造を形成する領域に対し
て所定の間隔を隔てて位置する領域を、上記ウエット用
エッチングストッパ層に達する深さまでウエットエッチ
ングする工程と、 上記メサ構造を形成する領域以外の上記ドライ用エッチ
ングストッパ層上に形成された半導体層を、上記ドライ
用エッチングストッパ層に達するまでドライエッチング
してメサ構造を形成する工程と、 上記メサ構造を埋め込むように低誘電率材料からなる層
を上記メサ構造の両側に形成する工程と、 上記半導体レーザ領域上、及び上記変調器領域上にそれ
ぞれ電極を形成する工程と、 上記基板の裏面上に電極を形成する工程とを備えたこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9257157A JPH1197799A (ja) | 1997-09-22 | 1997-09-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9257157A JPH1197799A (ja) | 1997-09-22 | 1997-09-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1197799A true JPH1197799A (ja) | 1999-04-09 |
Family
ID=17302503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9257157A Pending JPH1197799A (ja) | 1997-09-22 | 1997-09-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1197799A (ja) |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1997
- 1997-09-22 JP JP9257157A patent/JPH1197799A/ja active Pending
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