JPH05219044A - フレーム同期回路 - Google Patents

Abstract

(57)【要約】 【目的】 即座に受信データの論理判定をしてフレーム
同期確立までの時間を短縮する。 【構成】 データブロックの先頭に０，１交番パターン
を有するフレームビットを含む受信データから、フレー
ムビットを検出してフレーム同期をとるフレーム同期回
路において、受信データの１フレーム分の長さをもち受
信データを順次取り込むシフトレジスタ２０１と、受信
データとシフトレジスタの出力データとの排他的論理和
を出力する排他的論理和回路１０２と、フレーム同期パ
ルスの発生期間中において排他的論理和回路出力の状態
を判定出力する論理判定回路１０４と、フレーム同期パ
ルスの後縁を基準にして１フレーム分のデータ間隔を空
けてパルスを発生せしめるとともに、判定出力が論理
「０」のときこのパルスの後縁をシフトさせ、このパル
スをフレーム同期パルスとして出力するフレームパルス
生成手段１０３とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル通信におい
て、ディジタル受信信号から、フレームビットを抽出
し、フレーム同期をとるフレーム同期回路に関する。

【０００２】

【従来の技術】図３は、従来のフレーム同期回路を示す
ブロック図である。

【０００３】図３において、ラッチ回路１０１は、フレ
ームパルス（フレーム同期パルス）の発生タイミングで
受信するシリアルデータ（以下、受信データと称する）
をラッチして、排他的論理和回路（EXclusive-OR回路，
以下、ＥＸ−ＯＲ回路と称する）１０２の一方の入力端
に、ラッチしたラッチデータを供給する。

【０００４】ＥＸ−ＯＲ回路１０２は、ラッチ回路１０
１からのラッチデータと、他方の入力端に供給される受
信データとの排他的論理和を出力をする。

【０００５】フレームカウンタ１０３は、クロック信号
に同期してフレームパルスを生成するものであり、その
フレームパルスは、外部出力されるとともに、ラッチ回
路１０１及び論理判定回路１０４に供給される。

【０００６】論理判定回路１０４は、クロック信号に同
期して、フレームパルス発生期間中におけるＥＸ−ＯＲ
回路１０２の出力を論理判定し、その判定結果の信号を
同期保護回路１０５及びフレームカウンタ１０３に供給
する。かかる論理判定により、受信データのフレーム同
期がとれているか否かを判定する。

【０００７】同期保護回路１０５は、クロック信号に同
期して論理判定回路１０４からの判定出力に基づき同期
はずれを検出するものであり、その検出出力は、外部出
力されるとともにフレームカウンタ１０３へも供給され
る。

【０００８】次に、上記従来例の動作を説明する。

【０００９】図４は、図３の動作を説明するためのタイ
ミングチャートであり、（ａ）ないし（ｄ）は、それぞ
れ図３における信号ａないしｄを示すものである。

【００１０】受信データａは、フレーム毎にデータブロ
ックが構成されており、そのデータブロックの先頭には
フレームビットを有している。このフレームビットは、
フレームが順次変わる度に論理が０，１反転（０，１交
番）するものであり、図２（ａ）の如きフレームＦＬ
１，ＦＬ２，ＦＬ３，ＦＬ４のフレームビットＦ１，Ｆ
２，Ｆ３，Ｆ４においては、それぞれ順に１，０，１，
０となっている。

【００１１】この受信データａは、ラッチ回路１０１に
おいてフレームカウンタ１０３からのフレームパルスｂ
の立ち下がりタイミングにて取り込まれる。ラッチ回路
１０１ではこのタイミングのビット位置の受信データを
１フレームの間ラッチし、ラッチデータｃを出力する。
このラッチデータｃと受信データａとがＥＸ−ＯＲ回路
１０２によって排他的論理和をとられ信号ｄが得られ
る。

【００１２】いま、フレームＦＬ０におけるラッチ回路
１０１のラッチデータｃが論理「０」であった場合に、
論理「１」のデータａ１を受信すると、ＥＸ−ＯＲ回路
１０２から出力される信号ｄは論理「１」となる。この
ときフレームパルスｂ１が発生されると、論理判定回路
１０４は、信号ｄの論理が「１」であることによって、
フレームＦＬ０におけるフレームビットとみなしたラッ
チ回路１０１のラッチデータｃと、フレームＦＬ１にお
けるフレームビットとみなしたフレームパルスｂ１の位
置の受信データａ１とが互いに０，１交番の関係になっ
ていると誤って判定する。フレームカウンタ１０３はク
ロック信号に同期して、データａ１受信後の時刻ｔ１に
おいてフレームパルスｂ１を立ち下げる。ラッチ回路１
０１は、このフレームパルスｂ１の立ち下がりタイミン
グにて、フレームビットＦ１と誤認した受信データａ１
をラッチする。

【００１３】フレームカウンタ１０３は、フレームパル
スｂ１の発生から１フレーム分だけクロック信号をカウ
ントしてフレームＦＬ２のフレームビットとみなす位置
にパルスｂ２を発生させる。例えば、１フレームが８ビ
ット構成のデータブロックであれば、フレームカウンタ
１０３に８ビットカウンタを使用して、入力するクロッ
ク信号の８ビット毎にフレームパルスを発生する。図４
（ａ）では受信データａ１の論理は「１」であるので、
フレームパルスｂ１でラッチされたラッチデータｃは論
理「１」となる。また、受信データａ２の論理も同じく
「１」であるので、ＥＸ−ＯＲ回路１０２の出力信号ｄ
は論理「０」となる。論理判定回路１０４は、信号ｄの
論理が「０」であることによって、フレームＦＬ１にお
けるフレームビットとみなしたラッチ回路１０１のラッ
チデータｃと、フレームＦＬ２におけるフレームパルス
ｂ２の位置の受信データａ２とが互いに０，１交番の関
係になっていないことを判定する。そこで、フレームカ
ウンタ１０３に対して、例えばクロック信号の入力を禁
止する信号ｉを与える。フレームカウンタ１０３はこの
信号ｄに従い、時刻ｔ２でのフレームパルスｂ１の立ち
下がりを１ビットだけシフトさせる。

【００１４】図４（ａ）では受信データａ２の次のビッ
トがフレームビットＦ２であり、その論理は「０」であ
り、ラッチデータｃの論理は「０」であるので、ＥＸ−
ＯＲ回路１０２の信号ｄは論理「１」となる。論理判定
回路１０４は、信号ｄの論理が「１」であることによっ
て、フレームＦＬ１におけるフレームビットとみなした
ラッチ回路１０１のラッチデータｃと、フレームＦＬ２
における上記立ち下がりをシフトした後のフレームパル
スｂ２の位置の受信データ（フレームビットＦ２）とが
互いに０，１交番の関係になっていることを判定する。
フレームカウンタ１０３はこの判定出力に従い、時刻ｔ
３でフレームパルスｂ２を立ち下げる。ラッチ回路１０
１は、このフレームパルスｂ２の立ち下がりタイミング
にてフレームビットＦ２のデータをラッチする。

【００１５】このように、０，１交番の関係になってい
ない場合にフレームパルスの立ち下がりをシフトして次
のフレームビットの検出を行うことによって、フレーム
同期をとるためのいわゆるハンチング動作がなされる。
０，１交番の関係になっていない受信データが続けば、
フレームパルスの立ち下がりはその分シフトされること
になる。

【００１６】フレームカウンタ１０３は、フレームパル
スｂ２の発生（時刻ｔ２）から１フレーム分だけクロッ
ク信号をカウントしてフレームＦＬ３のフレームビット
とみなす位置にパルスｂ３を発生させる。フレームパル
スｂ２では立ち下がりがシフトされて、新たにフレーム
ビットＦ２の位置にて発生されたので、フレームパルス
ｂ３もフレームビットＦ３の位置で発生される。

【００１７】このときラッチ回路１０１のラッチデータ
ｃは、フレームビットＦ２の論理「０」であり、フレー
ムビットＦ３の論理は当然「１」であるので、ＥＸ−Ｏ
Ｒ回路１０２の出力である信号ｄは論理「１」となる。
論理判定回路１０４は、信号ｄの論理が「１」であるこ
とによって、フレームＦＬ２におけるフレームビットの
論理とみなしたラッチ回路１０１のラッチデータｃと、
フレームＦＬ３におけるフレームパルスｂ３の位置の受
信データ（フレームビットＦ３）とが、互いに０，１交
番の関係になっていることを判定する。フレームカウン
タ１０３は時刻ｔ４でフレームパルスｂ３を立ち下げ
る。ラッチ回路１０１は、このフレームパルスｂ３の立
ち下がりタイミングにてフレームビットＦ３のデータを
ラッチする。

【００１８】こうして、フレームパルスの位置にフレー
ムビットが検出されたら、これを正しいフレームビット
であるかどうかを、１フレーム毎に検出して、あらかじ
め設定された回数まで連続でフレームビットが誤りなし
で検出されれば、同期保護回路１０５において同期がと
れたと判断して後方保護が行われる。さらに、フレーム
カウンタ１０３に対して、論理判定回路１０４からの信
号ｉの入力を禁止する信号ｊを与えて、簡単にはフレー
ム同期はずれとならないように、あらかじめ設定された
フレーム数まで、フレームビットが未検出だった場合
に、初めて同期はずれと判定する前方保護動作が行われ
る。

【００１９】

【発明が解決しようとする課題】しかしながら、上記従
来技術は、同期はずれ時における、フレームパルスの位
置にあるデータが、０，１交番パターンとなっていない
場合に、フレームパルスの立ち下がりを１ビットシフト
した位置のビットが０，１交番パターンとなっているか
否かを検出するハンチング動作において、シフトした位
置のデータをもう一度ラッチ回路１０１にラッチしなけ
ればならない為、このビット位置のデータが０，１交番
パターンとなっているかどうかは、次のフレームまで待
たなければ判定できないという問題があった。

【００２０】従って本発明は、この点に鑑みてなされた
もので、ハンチング動作の時に、０，１交番パターンの
検出に１フレーム待つことなく、即座にその検出位置の
データの論理判定をして、フレーム同期確立までの時間
を短縮することができるフレーム同期回路を提供するこ
とを目的とする。

【００２１】

【課題を解決するための手段】この目的を達成するため
に、本発明のフレーム同期回路は、クロック信号及びフ
レーム毎にデータブロックを構成するシリアルデータを
受信し、前記フレームの切り替わりを示す０，１交番パ
ターンを有するフレームビットを検出してフレーム同期
をとるフレーム同期回路であって、前記シリアルデータ
の少なくとも１フレーム分を前記クロック信号に同期し
て順次取り込んで記憶するシフトレジスタと、前記シリ
アルデータと前記シフトレジスタの出力シフトデータと
の排他的論理和を出力する排他的論理和回路と、前記ク
ロック信号よりフレームパルスを生成するフレームパル
ス生成回路と、前記フレームパルスの発生期間中におい
て前記排他的論理和回路の出力の状態を判定して「１」
又は「０」の判定結果を出力する論理判定回路とを備
え、前記フレームパルス生成回路は、前記判定結果が
「０」のとき前記フレームパルスを前記判定結果が
「１」となるまで継続して出力することを特徴としてい
る。

【００２２】

【発明の作用】本発明のフレーム同期回路は、シフトレ
ジスタから１フレーム前のシフトデータを出力し、常に
この出力シフトデータと受信データのそれぞれフレーム
内の同じ位置のビットどうし０，１交番の関係を論理判
定する。

【００２３】

【実施例】図１は、本発明による一実施例のフレーム同
期回路を示すブロック図であり、図３と同じ部分は同一
の符号で表し、その説明は省略し、異なる部分の構成に
ついて説明する。

【００２４】図１において、シフトレジスタ２０１は、
クロック信号に同期して受信データを取り込む。シフト
レジスタ２０１は、１フレーム分の長さをもち、１フレ
ーム前のデータをＥＸ−ＯＲ回路１０２に供給する。

【００２５】次に上記従来例の構成の動作を説明する。

【００２６】図２は、図１の動作を説明するためのタイ
ミングチャートであり、（ｅ）ないし（ｈ）は、それぞ
れ図１における信号ｅないしｈを示すものである。

【００２７】受信データａは、フレーム毎にデータブロ
ックが構成されており、そのデータブロックの先頭また
は後尾にはフレームビットを有している。このフレーム
ビットは、フレームが順次変わる度に論理が０，１反転
（０，１交番）するものであり、図２（ｅ）の如きフレ
ームＦＬ１，ＦＬ２，ＦＬ３，ＦＬ４のフレームビット
Ｆ１，Ｆ２，Ｆ３，Ｆ４においては、それぞれ順に１，
０，１，０となっている。

【００２８】この受信データｅは、シフトレジスタ２０
１においてクロック信号に同期して順次取り込まれる。
シフトレジスタ２０１では、１フレーム前のビット位置
の受信データをＥＸ−ＯＲ回路１０２にシフトデータｇ
として出力する。このシフトデータｇと受信データｅと
がそれぞれフレーム内における同一位置のビットどうし
ＥＸ−ＯＲ回路１０２によって排他的論理和をとられ信
号ｈが得られる。

【００２９】いま、フレームＦＬ０の前のフレームでシ
フトされたシフトデータｇがビットｇ１で論理「１」で
あった場合に、論理「０」のビットデータｅ１を受信す
ると、ＥＸ−ＯＲ回路１０２の出力である信号ｈは論理
「１」となる。このときフレームパルスｆ１が発生され
ると、論理判定回路１０４は、信号ｈの論理が「１」で
あることによって、フレームＦＬ０の前のフレームのフ
レームビットとみなしたシフトデータｇ１と、フレーム
ＦＬ１におけるフレームビットとみなしたフレームパル
スｆ１の位置の受信データｅ１とが、互いに０，１交番
の関係になっていると判定する。

【００３０】フレームカウンタ１０３は、フレームパル
スｆ１の発生から１フレーム分だけクロック信号をカウ
ントして、フレームＦＬ２のフレームビットとみなす位
置にパルスｂ２を発生する。フレームパルスｆ１は、実
際のフレームビットＦ１の２つ前の受信データｅ１の位
置にて発生されたので、フレームパルスｆ２もフレーム
ビットＦ２の２つ前の受信データｅ３の位置で発生され
る。

【００３１】このときシフトレジスタ２０１の出力シフ
トデータｇは、ビットｇ３で論理「０」であり、また受
信データｅ３の論理も「０」であるので、ＥＸ−ＯＲ回
路１０２の出力である信号ｈは論理「０」となる。論理
判定回路１０４は、信号ｈの論理が「０」であることに
よって、フレームＦＬ１のデータでフレームビットとみ
なしたビットｅ１と、フレームＦＬ２におけるフレーム
パルスｆ２の位置の受信データｅ３とが互いに０，１交
番の関係になっていないことを判定する。そこで、フレ
ームカウンタ１０３に対して、例えばクロック信号の入
力を禁止するハンチング信号ｉを与えて、時刻ｔ１２で
のフレームパルスｆ２の立ち下げを１ビットだけシフト
して、そのまま継続させる。

【００３２】受信データｅ３の次のビットは、フレーム
ＦＬ１の最終ビットであるデータｅ４であり、これが論
理「１」であり、このときシフトレジスタ２０１のシフ
トデータｇもビットｇ４で同じ論理「１」であるので、
信号ｈは論理「０」となる。論理判定回路１０４は、信
号ｈの論理が「０」であることによって、フレームＦＬ
０のデータであるシフトデータｇ４と、フレームパルス
ｆ２の位置の受信データｅ４とが互いに０，１交番の関
係になっていないことを判定する。フレームカウンタ１
０３はこの判定出力に従い、時刻ｔ１３でのフレームパ
ルスｆ２の立ち下げを１ビットだけシフトさせる。

【００３３】受信データｅ４の次のビットは、フレーム
ビットＦ２であり、このときシフトレジスタ２０１のシ
フトデータｇもフレームビットＦ１であるので、信号ｈ
は論理「１」となる。論理判定回路１０４は、信号ｈの
論理が「１」であることによって、フレームＦＬ１のデ
ータであるシフトデータＦ１と、フレームＦＬ２におけ
るフレームパルスｆ２の位置の受信データ（フレームビ
ットＦ２）とが互いに０，１交番の関係になっているこ
とを判定する。この場合には、論理判定回路１０４はフ
レームカウンタに対するハンチング信号ｉの供給を行わ
ず、フレームカウンタ１０３は、時刻ｔ１４でフレーム
パルスｆ２を立ち下げる。同期保護回路１０５は、この
時点で受信データがフレームパルスの位置において０，
１交番の関係になったことにより１つカウントアップす
る。

【００３４】フレームカウンタ１０３は、フレームパル
スｂ２の発生（時刻ｔ１３）から１フレーム分だけクロ
ック信号をカウントして、フレームＦＬ３のフレームビ
ットとみなす位置にパルスｆ３を発生させる。フレーム
パルスｆ２では、立ち下がりがシフトされて新たにフレ
ームビットＦ２の位置にて発生されたので、フレームパ
ルスｆ３もフレームビットＦ３の位置で発生される。

【００３５】このとき受信データは、フレームビットＦ
２であり、シフトレジスタ２０１のシフトデータｇもフ
レームビットＦ２であるので、ＥＸ−ＯＲ回路１０２の
出力である信号ｈは論理「１」となる。論理判定回路１
０４は、被判定信号ｈの論理が「１」であることによっ
て、フレームＦＬ２のデータであるシフトデータＦ１
と、フレームＦＬ３におけるフレームパルスｆ２の位置
の受信データ（フレームビットＦ３）とが互いに０，１
交番の関係になっていることを判定する。フレームカウ
ンタ１０３はこの判定出力に従い、時刻ｔ１５でフレー
ムパルスｆ３を立ち下げる。同期保護回路１０５は、受
信データがフレームパルスの位置において０，１交番の
関係になったことにより１つカウントアップする。

【００３６】フレームＦＬ４以降についても同様に、受
信データのフレームパルスの位置のビットを検出し、必
要に応じてハンチング動作することとなる。そして、同
期保護回路１０５は、そのカウント状態により、受信デ
ータのフレームパルスの位置における０，１交番の関係
成立が所定回数連続したことを確認すると、同期が確立
されたと判断して、フレームカウンタ１０３に対し、ハ
ンチング禁止信号ｊを出力する。ハンチング禁止信号ｊ
は、かかる同期確立状態において、論理判定回路１０４
からの判定出力が論理「０」であっても、フレームカウ
ンタ１０３におけるハンチング信号ｉによるシフト動作
を禁止させる信号ｊである。このように、同期が確立し
たと判断する所定回数は、時刻ｔ１３の時点で開始され
ることになる。

【００３７】また、同期保護回路１０５は、同期確立状
態において、受信データのビット誤り等により、フレー
ムビットが０，１交番パターンでない場合、すぐに同期
はずれとなってしまうことを回避するために、あるフレ
ーム数だけ保護をする前方保護動作をする。すなわち、
同期確立状態において、論理判定回路１０４からの判定
出力が論理「０」となった数をカウントすることによっ
て、フレームビット誤検出が、あらかじめ設定されたフ
レーム数をこえた時に、ハンチング信号ｉの禁止を解除
して同期はずれと判断するのである。フレームカウンタ
１０３は、これに応じてハンチング動作が可能となる。

【００３８】このように、本実施例においては、０，１
交番の関係になっていない場合にフレームパルスの立ち
下がりをシフトして次のビットの検出を行うハンチング
動作に際し、受信データとシフトデータとが常にそれぞ
れフレーム内の同じ位置のビットどうし論理判定される
ので、０，１交番の関係が成立した時点で、直ちに同期
がとれていることを判断することができる。

【００３９】

【発明の効果】以上説明したように、本発明のフレーム
同期回路によれば、シフトレジスタから１フレーム前の
シフトデータを出力し、常にこの出力シフトデータと受
信データのそれぞれフレーム内の同じ位置のビットどう
し０，１交番の関係を論理判定するので、同期はずれ状
態から、同期確立状態までの後方保護動作の時間が短く
なり、失われるデータ（無効となる受信データ）の量が
少なくなるという効果がある。

【図面の簡単な説明】

【図１】本発明による一実施例のフレーム同期回路を示
すブロック図である。

【図２】図１の動作を説明するためのタイムチャートで
ある。

【図３】従来例のフレーム同期回路を示すブロック図で
ある。

【図４】図３の動作を説明するためのタイムチャートで
ある。

【符号の説明】

１０２ ＥＸ−ＯＲ回路 １０３ フレームカウンタ １０４ 論理判定回路 １０５ 同期保護回路 ２０１ シフトレジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 クロック信号及びフレーム毎にデータブ
   ロックを構成するシリアルデータを受信し、前記フレー
   ムの切り替わりを示す０，１交番パターンを有するフレ
   ームビットを検出してフレーム同期をとるフレーム同期
   回路であって、 前記シリアルデータの少なくとも１フレーム分を前記ク
   ロック信号に同期して順次取り込んで記憶するシフトレ
   ジスタと、前記シリアルデータと前記シフトレジスタの
   出力シフトデータとの排他的論理和を出力する排他的論
   理和回路と、前記クロック信号よりフレームパルスを生
   成するフレームパルス生成回路と、前記フレームパルス
   の発生期間中において前記排他的論理和回路の出力の状
   態を判定して「１」又は「０」の判定結果を出力する論
   理判定回路とを備え、前記フレームパルス生成回路は、
   前記判定結果が「０」のとき前記フレームパルスを前記
   判定結果が「１」となるまで継続して出力することを特
   徴とするフレーム同期回路。
2. 【請求項２】 前記判定結果が所定回数だけ連続して
   「１」となった場合に前記フレームパルス生成回路に対
   し前記フレームパルスを継続する動作を禁止させて同期
   確立状態を示す信号を出力するとともに、同期確立状態
   において前記判定結果が所定回数だけ論理「０」となっ
   た場合に前記フレームパルス生成手段に対し前記フレー
   ムパルスを継続する動作を可能にして同期はずれ状態を
   示す信号を出力する同期保護回路を有することを特徴と
   する請求項１記載のフレーム同期回路。