JPH09149015A - クロック位相調整回路 - Google Patents
クロック位相調整回路Info
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- JPH09149015A JPH09149015A JP30320495A JP30320495A JPH09149015A JP H09149015 A JPH09149015 A JP H09149015A JP 30320495 A JP30320495 A JP 30320495A JP 30320495 A JP30320495 A JP 30320495A JP H09149015 A JPH09149015 A JP H09149015A
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- JP
- Japan
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- clock
- circuit
- synchronization
- pulse
- phase
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Links
- 238000001514 detection method Methods 0.000 claims abstract description 21
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 9
- 230000005764 inhibitory process Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000013075 data extraction Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 所定周期の入力データを前記所定周期と同一
周期のクロック信号のタイミングにより取込む際のクロ
ック位相調整回路において、自動的にクロック位相を調
整する。 【解決手段】 同期はずれ検出回路３で、データとクロ
ックとによりデータの同期はずれを検出し、同期はずれ
の状態（１００）が続く間、タイマ回路４により一定時
間毎にタイムアップパルス１０１を生成する。カウタ回
路６でこのパルス１０１を計数し、この計数内容で選択
回路２を制御して遅延回路１・１〜１・Ｎの一つを順次
選択してクロック位相を調整する。
周期のクロック信号のタイミングにより取込む際のクロ
ック位相調整回路において、自動的にクロック位相を調
整する。 【解決手段】 同期はずれ検出回路３で、データとクロ
ックとによりデータの同期はずれを検出し、同期はずれ
の状態（１００）が続く間、タイマ回路４により一定時
間毎にタイムアップパルス１０１を生成する。カウタ回
路６でこのパルス１０１を計数し、この計数内容で選択
回路２を制御して遅延回路１・１〜１・Ｎの一つを順次
選択してクロック位相を調整する。
Description
【０００１】
【発明の属する技術分野】本発明はクロック位相調整回
路に関し、特に所定周期の入力データを当該所定周期と
同一周期のクロック信号のタイミングにより取込む際の
クロック位相調整回路に関するものである。
路に関し、特に所定周期の入力データを当該所定周期と
同一周期のクロック信号のタイミングにより取込む際の
クロック位相調整回路に関するものである。
【０００２】
【従来の技術】デジタルデータの伝送システムにおいて
は、一定周期の受信入力データを、同一周期を有するク
ロック信号のタイミングにより取込んで、正常なデータ
信号として抽出する処理が行われる。この場合、図５
（Ａ）に示す如く、クロックの立上がり変化点がデータ
の確定領域に入る様にクロックの位相を調整する必要が
ある。
は、一定周期の受信入力データを、同一周期を有するク
ロック信号のタイミングにより取込んで、正常なデータ
信号として抽出する処理が行われる。この場合、図５
（Ａ）に示す如く、クロックの立上がり変化点がデータ
の確定領域に入る様にクロックの位相を調整する必要が
ある。
【０００３】部品等のバラツキにより、図５（Ｂ）に示
す様な位相関係になった場合には、正常なデータの抽出
は行われないために、クロックの位相を調整して図５
（Ａ）に示す様な位相関係に制御する必要がある。
す様な位相関係になった場合には、正常なデータの抽出
は行われないために、クロックの位相を調整して図５
（Ａ）に示す様な位相関係に制御する必要がある。
【０００４】そのために、従来においては、図６に示す
様に、入力データとクロックとの位相関係を各出力端Ｄ
OUT ，ＣOUT にて観測しつつクロックラインに挿入され
ている遅延回路１を適当な遅延時間のものと交換するこ
とにより、図５（Ａ）に示す如き正確な位相関係を得る
様になっている。
様に、入力データとクロックとの位相関係を各出力端Ｄ
OUT ，ＣOUT にて観測しつつクロックラインに挿入され
ている遅延回路１を適当な遅延時間のものと交換するこ
とにより、図５（Ａ）に示す如き正確な位相関係を得る
様になっている。
【０００５】
【発明が解決しようとする課題】従来の図６に示すクロ
ック位相調整方式では、データとクロックとの位相関係
を観測して適当な遅延時間のディレーラインに交換する
作業を行っているので、観測作業及び交換作業の工数が
発生してコストアップの要因となると共に、信頼性にも
問題がある。
ック位相調整方式では、データとクロックとの位相関係
を観測して適当な遅延時間のディレーラインに交換する
作業を行っているので、観測作業及び交換作業の工数が
発生してコストアップの要因となると共に、信頼性にも
問題がある。
【０００６】本発明の目的は、データとクロックとの位
相関係を自動的に検出調整して手作業をなくすことによ
り、ローコスト化及び高信頼性化を図ったクロック位相
調整回路を提供することである。
相関係を自動的に検出調整して手作業をなくすことによ
り、ローコスト化及び高信頼性化を図ったクロック位相
調整回路を提供することである。
【０００７】
【課題を解決するための手段】本発明によれば、所定周
期の入力データを前記所定周期と同一周期のクロック信
号のタイミングにより取込む際のクロック位相調整回路
であって、前記クロック信号の位相を制御信号に応じて
制御する位相制御手段と、この位相制御手段による位相
調整後のクロック信号と前記入力データとによりこの入
力データの前記位相調整後のクロック信号に対する同期
はずれ状態を検出する同期はずれ検出手段と、この同期
はずれ検出手段による同期はずれ状態が検出されている
間一定期間毎にパルスを生成するパルス生成手段と、こ
のパルスの発生数に応じて前記制御信号を生成する制御
信号生成手段とを含むことを特徴とするクロック位相調
整回路が得られる。
期の入力データを前記所定周期と同一周期のクロック信
号のタイミングにより取込む際のクロック位相調整回路
であって、前記クロック信号の位相を制御信号に応じて
制御する位相制御手段と、この位相制御手段による位相
調整後のクロック信号と前記入力データとによりこの入
力データの前記位相調整後のクロック信号に対する同期
はずれ状態を検出する同期はずれ検出手段と、この同期
はずれ検出手段による同期はずれ状態が検出されている
間一定期間毎にパルスを生成するパルス生成手段と、こ
のパルスの発生数に応じて前記制御信号を生成する制御
信号生成手段とを含むことを特徴とするクロック位相調
整回路が得られる。
【０００８】
【発明の実施の形態】本発明の作用について述べる。入
力データの同期はずれ状態を検出してこの同期はずれ状
態が解消するまでの間、一定周期でパルスを生成し、こ
のパルスの生成毎にクロック遅延用の遅延回路の遅延時
間を順次切替える様に制御する。
力データの同期はずれ状態を検出してこの同期はずれ状
態が解消するまでの間、一定周期でパルスを生成し、こ
のパルスの生成毎にクロック遅延用の遅延回路の遅延時
間を順次切替える様に制御する。
【０００９】以下、本発明の実施例について図面を用い
て説明する。
て説明する。
【００１０】図１は本発明の実施例のブロック図であ
る。データ入力部ＤINとデータ出力部ＤOUT とは直接接
続されており、入力クロックＣINは、互いに異なる遅延
時間を有するＮ個（Ｎは２以上の整数）の遅延回路１・
１〜１・Ｎへ夫々入力されている。これ等遅延回路１・
１〜１・Ｎの各出力は選択回路２により択一的に導出さ
れてクロック出力ＣOUT となる。
る。データ入力部ＤINとデータ出力部ＤOUT とは直接接
続されており、入力クロックＣINは、互いに異なる遅延
時間を有するＮ個（Ｎは２以上の整数）の遅延回路１・
１〜１・Ｎへ夫々入力されている。これ等遅延回路１・
１〜１・Ｎの各出力は選択回路２により択一的に導出さ
れてクロック出力ＣOUT となる。
【００１１】データとクロック出力ＣOUT とは同期はず
れ検出回路３へ入力され、データのクロックに対する同
期はずれ状態が検出される。タイマ回路４は、この同期
はずれ検出回路３による同期はずれ状態信号１００の生
成の間、一定期間毎にカウントアップを行うようになっ
ている。
れ検出回路３へ入力され、データのクロックに対する同
期はずれ状態が検出される。タイマ回路４は、この同期
はずれ検出回路３による同期はずれ状態信号１００の生
成の間、一定期間毎にカウントアップを行うようになっ
ている。
【００１２】すなわち、タイマ回路４は一定時間のタイ
ムカウントを行ってタイムアップパルス１０１を生成す
る。それと同時に論理的ＯＲ回路５を介してタイマ回路
４はリセットされ、同期はずれ状態信号１００が発生さ
れていれば、再びリセット状態からタイムカウントを行
い、上記一定時間になると再びタイムアップパルス１０
１を生成すると同時にリセットされる。
ムカウントを行ってタイムアップパルス１０１を生成す
る。それと同時に論理的ＯＲ回路５を介してタイマ回路
４はリセットされ、同期はずれ状態信号１００が発生さ
れていれば、再びリセット状態からタイムカウントを行
い、上記一定時間になると再びタイムアップパルス１０
１を生成すると同時にリセットされる。
【００１３】以上の動作が同期はずれ状態信号１００の
発生期間中続行される。よって、カウンタ回路６はこの
タイムアップパルス１０１を計数し、この計数内容に従
って選択回路２を選択制御する。選択回路２が、例えば
この計数内容に従って遅延回路１・１〜１・Ｎをこの順
に１つずつ選択する様にしておくことで、クロックの位
相が順次制御されて、同期はずれ状態が解除される。そ
の結果、同期はずれ検出回路３は同期はずれ状態を検出
しなくなり、以降、タイマ回路４からのタイムアップパ
ルス１０１の生成は停止し、カウンタ回路６はその時の
計数値を維持して全体回路は安定することになるのであ
る。
発生期間中続行される。よって、カウンタ回路６はこの
タイムアップパルス１０１を計数し、この計数内容に従
って選択回路２を選択制御する。選択回路２が、例えば
この計数内容に従って遅延回路１・１〜１・Ｎをこの順
に１つずつ選択する様にしておくことで、クロックの位
相が順次制御されて、同期はずれ状態が解除される。そ
の結果、同期はずれ検出回路３は同期はずれ状態を検出
しなくなり、以降、タイマ回路４からのタイムアップパ
ルス１０１の生成は停止し、カウンタ回路６はその時の
計数値を維持して全体回路は安定することになるのであ
る。
【００１４】尚、パワーオンリセット回路７はパワーオ
ン時にカウンタ回路６とタイマ回路４と、更には選択回
路２とをリセットするためのものであり、タイマ回路４
へのリセットは論理的ＯＲ回路５を介してなされるよう
になっている。
ン時にカウンタ回路６とタイマ回路４と、更には選択回
路２とをリセットするためのものであり、タイマ回路４
へのリセットは論理的ＯＲ回路５を介してなされるよう
になっている。
【００１５】図２は図１の同期はずれ検出回路３の具体
例を示すブロック図である。図２を参照すると、同期は
ずれ検出回路３は、データからの同期フレーム信号を検
出するフレームパターン検出回路３１と、同期はずれ状
態中に同期はずれ信号でクロックを止めてフレーム位置
パルスを検出するハンチング回路３２と、瞬時的なデー
タの誤りにより同期はずれと判定しないためフレームビ
ットの位置がｎ回連続して検出できなかった場合に同期
はずれと判定する前方保護回路３５と、同期がとれてい
ないのに同期がとれていると判定しないためにフレーム
ビット位置の検出がｍ回連続して検出された場合に同期
回復と判定する後方保護回路３６と、前方保護回路での
同期はずれでセットされ後方保護回路での同期復帰でリ
セットされるセット／リセット回路３７と、フレームパ
タン検出回路３１の一致検出信号とハンティング回路３
２の出力とを２入力とするＡＮＤ回路３３と、フレーム
パタン検出回路３１の不一致検出信号とハンチング回路
３２の出力とを２入力とするＡＮＤ回路３４とからな
る。
例を示すブロック図である。図２を参照すると、同期は
ずれ検出回路３は、データからの同期フレーム信号を検
出するフレームパターン検出回路３１と、同期はずれ状
態中に同期はずれ信号でクロックを止めてフレーム位置
パルスを検出するハンチング回路３２と、瞬時的なデー
タの誤りにより同期はずれと判定しないためフレームビ
ットの位置がｎ回連続して検出できなかった場合に同期
はずれと判定する前方保護回路３５と、同期がとれてい
ないのに同期がとれていると判定しないためにフレーム
ビット位置の検出がｍ回連続して検出された場合に同期
回復と判定する後方保護回路３６と、前方保護回路での
同期はずれでセットされ後方保護回路での同期復帰でリ
セットされるセット／リセット回路３７と、フレームパ
タン検出回路３１の一致検出信号とハンティング回路３
２の出力とを２入力とするＡＮＤ回路３３と、フレーム
パタン検出回路３１の不一致検出信号とハンチング回路
３２の出力とを２入力とするＡＮＤ回路３４とからな
る。
【００１６】図３は図２のフレームパタン検出回路３１
とハンチング回路３２との具体例を示している。フレー
ムパタン検出回路３１では、先ず、ｎビットシフトレジ
スタ３１０内のデータｎビットと、１フレーム遅延回路
３１１による１フレーム前のｎビットソフトレジスタ３
１２内のデータｎビットとのパタンを、フレームパタン
照合回路３１３にて比較するもので、この比較タイミン
グはハンチング回路３２からのフレーム位置パルスＦの
タイミングにより決定される。
とハンチング回路３２との具体例を示している。フレー
ムパタン検出回路３１では、先ず、ｎビットシフトレジ
スタ３１０内のデータｎビットと、１フレーム遅延回路
３１１による１フレーム前のｎビットソフトレジスタ３
１２内のデータｎビットとのパタンを、フレームパタン
照合回路３１３にて比較するもので、この比較タイミン
グはハンチング回路３２からのフレーム位置パルスＦの
タイミングにより決定される。
【００１７】この比較により一致が検出されると、一致
信号が出力され、不一致であれば不一致信号が出力さ
れ、これ等がＡＮＤ回路３３，３４の各一入力となる。
信号が出力され、不一致であれば不一致信号が出力さ
れ、これ等がＡＮＤ回路３３，３４の各一入力となる。
【００１８】ハンチング回路３２は入力されているクロ
ックＣOUT によりフレーム位置を検出するものであり、
フレーム同期カウンタ３２１において当該クロックを計
数してフレームパタンに同期したフレーム位置パルスＦ
を発生する。
ックＣOUT によりフレーム位置を検出するものであり、
フレーム同期カウンタ３２１において当該クロックを計
数してフレームパタンに同期したフレーム位置パルスＦ
を発生する。
【００１９】抑止回路３２０は、同期はずれ状態信号
（図２のセット／リセット回路３７よりの出力）の発生
の間、入力クロックの抑止を行い、それ以外はすなわち
同期がとれた状態では入力クロックをフレーム同期カウ
ンタ３２１へ伝達するものである。従って、フレーム同
期カウンタ３２１は、同期はずれ状態の間（ハンチング
の間）は、常に同期復帰を検出するために、自走クロッ
クに従ってフレーム位置パルスを生成する。
（図２のセット／リセット回路３７よりの出力）の発生
の間、入力クロックの抑止を行い、それ以外はすなわち
同期がとれた状態では入力クロックをフレーム同期カウ
ンタ３２１へ伝達するものである。従って、フレーム同
期カウンタ３２１は、同期はずれ状態の間（ハンチング
の間）は、常に同期復帰を検出するために、自走クロッ
クに従ってフレーム位置パルスを生成する。
【００２０】図４（Ａ）は前方保護状態からハンチング
状態への移行時の図３の各部信号の波形例を示し、前方
保護状態からハンチング状態へ移行したときから、フレ
ーム同期カウンタ３２１へ入力されるクロックを抑止回
路３２０にて止め、フレーム位置パルスで常にフレーム
位置を示す様になっている。尚、ＦＰはフレームパルス
を示す。
状態への移行時の図３の各部信号の波形例を示し、前方
保護状態からハンチング状態へ移行したときから、フレ
ーム同期カウンタ３２１へ入力されるクロックを抑止回
路３２０にて止め、フレーム位置パルスで常にフレーム
位置を示す様になっている。尚、ＦＰはフレームパルス
を示す。
【００２１】逆に、図４（Ｂ）に示す如く、ハンチング
状態にてフレームパタンが検出されて後方保護状態に移
行したときから、クロックをフレーム同期カウンタ３２
１へ供給し、フレーム位置パルスＦを発生する様になっ
ている。
状態にてフレームパタンが検出されて後方保護状態に移
行したときから、クロックをフレーム同期カウンタ３２
１へ供給し、フレーム位置パルスＦを発生する様になっ
ている。
【００２２】ＡＮＤ回路３３は、ハンチング状態でかつ
フレームパタンが一致したときに後方保護回路３６のカ
ウントアップ及び前方保護回路３５のリセットを行い、
ＡＮＤ回路３４は、ハンチング状態でなくフレームパタ
ンが不一致のときに後方保護回路３６のリセット及び前
方保護回路３５のカウントアップを行うようになってい
る。
フレームパタンが一致したときに後方保護回路３６のカ
ウントアップ及び前方保護回路３５のリセットを行い、
ＡＮＤ回路３４は、ハンチング状態でなくフレームパタ
ンが不一致のときに後方保護回路３６のリセット及び前
方保護回路３５のカウントアップを行うようになってい
る。
【００２３】尚、フレームパタン検出回路３１の例は単
に一例を示すものであり、種々の変形が可能であること
は明らかである。
に一例を示すものであり、種々の変形が可能であること
は明らかである。
【００２４】
【発明の効果】以上説明したように本発明によれば、同
期が外れる状態を検出して予め接続した遅延時間の異な
るディレーラインを自動的に選択することにより、従来
手作業で行っていたディレーラインの交換作業の工数が
削減でき、経済的に有利となるという効果がある。
期が外れる状態を検出して予め接続した遅延時間の異な
るディレーラインを自動的に選択することにより、従来
手作業で行っていたディレーラインの交換作業の工数が
削減でき、経済的に有利となるという効果がある。
【図１】本発明の実施例を示すブロック図である。
【図２】図１のブロック図の一部具体例を示す図であ
る。
る。
【図３】図２のブロック図の一部具体例を示す図であ
る。
る。
【図４】図３のブロックの動作例を示す各部信号のタイ
ムチャートである。
ムチャートである。
【図５】データとクロックとの位相関係を示す図であ
る。
る。
【図６】従来のクロック位相調整回路の例を示す図であ
る。
る。
１・１〜１・Ｎ 遅延回路 ２ 選択回路 ３ 同期はずれ検出回路 ４ タイマ回路 ５ 論理的ＯＲ回路 ６ カウンタ回路 ７ パワーオンリセット回路 ３１ フレームパタン検出回路 ３２ ハンチング回路 ３３，３４ ＡＮＤ回路 ３５ 前方保護回路 ３６ 後方保護回路 ３７ セット／リセット回路
Claims (5)
- 【請求項１】 所定周期の入力データを前記所定周期と
同一周期のクロック信号のタイミングにより取込む際の
クロック位相調整回路であって、前記クロック信号の位
相を制御信号に応じて制御する位相制御手段と、この位
相制御手段による位相調整後のクロック信号と前記入力
データとによりこの入力データの前記位相調整後のクロ
ック信号に対する同期はずれ状態を検出する同期はずれ
検出手段と、この同期はずれ検出手段による同期はずれ
状態が検出されている間一定期間毎にパルスを生成する
パルス生成手段と、このパルスの発生数に応じて前記制
御信号を生成する制御信号生成手段とを含むことを特徴
とするクロック位相調整回路。 - 【請求項２】 前記クロック位相調整手段は、前記ロク
ロック信号を夫々入力として互いに異なる遅延時間を有
する複数の遅延手段と、これ等複数の遅延手段の出力を
前記制御信号に応じて択一的に導出する選択手段とを有
することを特徴とする請求項１記載のクロック位相調整
回路。 - 【請求項３】 前記パルス生成手段は、前記同期はずれ
検出手段の同期はずれ検出に応答して前記一定時間を計
数して前記パルスを生成しかつこのパルスによりリセッ
トされるタイマ手段を有することを特徴とする請求項１
または２記載のクロック位相調整回路。 - 【請求項４】 前記制御信号生成手段は、前記パルスを
計数する計数手段を有し、この計数出力を前記制御信号
とすることを特徴とする請求項２または３記載のクロッ
ク位相調整回路。 - 【請求項５】 前記一定時間は、前記同期はずれ検出手
段が同期はずれを検出してから、同期引込み検出時間よ
りも長い一定の時間であることを特徴とする請求項１〜
４いずれか記載のクロック位相調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30320495A JPH09149015A (ja) | 1995-11-22 | 1995-11-22 | クロック位相調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30320495A JPH09149015A (ja) | 1995-11-22 | 1995-11-22 | クロック位相調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09149015A true JPH09149015A (ja) | 1997-06-06 |
Family
ID=17918139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30320495A Pending JPH09149015A (ja) | 1995-11-22 | 1995-11-22 | クロック位相調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09149015A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100465265B1 (ko) * | 2000-07-21 | 2005-01-13 | 엔이씨 일렉트로닉스 가부시키가이샤 | 클럭 제어 방법 및 회로 |
| JP2009239567A (ja) * | 2008-03-27 | 2009-10-15 | Renesas Technology Corp | 半導体装置及び半導体集積回路 |
| US9654114B2 (en) | 2014-10-06 | 2017-05-16 | Socionext Inc. | Transmission circuit, integrated circuit, and parallel-to-serial conversion method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05219040A (ja) * | 1992-02-05 | 1993-08-27 | Fujitsu Ltd | 高速受信信号の位相調整回路 |
| JPH08163117A (ja) * | 1994-12-09 | 1996-06-21 | Oki Electric Ind Co Ltd | ビット位相同期回路 |
-
1995
- 1995-11-22 JP JP30320495A patent/JPH09149015A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05219040A (ja) * | 1992-02-05 | 1993-08-27 | Fujitsu Ltd | 高速受信信号の位相調整回路 |
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