JPH05219368A - 画像読取装置 - Google Patents

Abstract

(57)【要約】 【目的】ハードウェア構成のタイミングジェネレータを
設けることを不要とする。 【構成】スキャナ１３が画像を読み取り、画像信号ｓ１
をシリアルに出力する。該画像信号ｓ１は正規化回路３
１に送られ、デジタル化されるとともにシェーディング
の補正が行われ、デジタル画像信号ｓ６となって画像処
理部１６に出力される。画像処理部１６は、デジタル画
像信号ｓ６を受けると、画像データｓ１３を出力する。
また、信号検出部５１が設けられ、スキャナ１３の読取
幅に対応するゲート制御信号Ｇを出力する。信号描出部
１７は、画像データｓ１４とゲート制御信号Ｇを受け、
出力信号ｓ１５を出力する。前記正規化回路３１は、シ
ェーディング補正データ及び信号情報データを記憶する
ためのメモリを備え、制御回路４４は信号情報データを
形成し、該信号情報データに基きゲート制御信号Ｇを形
成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像読取装置に関する
ものである。

【０００２】

【従来の技術】従来、画像読取装置においては、集光レ
ンズ、ＣＣＤセンサ等から成るスキャナからの画像信号
を正規化回路及び画像処理部で所定の処理を施し、信号
描出部に対して出力するようになっている。図２は従来
の画像読取装置の制御ブロック図である。

【０００３】図において、集光レンズ１１、ＣＣＤセン
サ１２等から成るスキャナ１３からの画像信号ｓ１は、
増幅器１４に対して出力される。該増幅器１４はスキャ
ナ１３から出力される画像信号ｓ１を一定のレベルまで
増幅し、正規化回路１５に対して出力する。該正規化回
路１５はＡ／Ｄ変換部、Ｄ／Ａ変換部、シェーディング
補正メモリ等から成り、光源の照射むらや集光レンズ１
１による周辺光量劣化特性などの補正を行い、シェーデ
ィング補正回路を形成する。画像処理部１６は前記正規
化回路１５から出力される画像信号ｓ２を所定のスレシ
ョルドレベルを基準にして２値化したり、ハーフトーン
化したり、多値化したり、鏡像処理を行ったりする。そ
の処理結果は出力信号ｓ３として信号描出部１７に対し
て出力される。

【０００４】タイミングジェネレータ１８はカウンタ回
路、ラッチ回路、マグネチュードコンパレータ回路等か
ら成り、スキャナ１３に対して画像を読み取るためのシ
フトパルスＳＨを出力する。このシフトパルスＳＨは同
期制御を行うために正規化回路１５及び画像処理部１６
に対しても出力される。また、タイミングジェネレータ
１８は信号描出部１７に設けられたアンド回路１９に対
してゲート制御信号Ｇを出力する。これらシフトパルス
ＳＨ及びゲート制御信号Ｇは、基本クロックであるクロ
ックＣＬのカウント数に基づいて作られる。また、この
クロックＣＬは同期制御を行うために他の回路に対して
も出力される。

【０００５】前記アンド回路１９の出力信号ｓ４は、図
示しないインタフェース回路を介してホストマシンなど
に出力される。また、制御回路２１はマイクロプロセッ
サなどから成り、前記タイミングジェネレータ１８を制
御してシフトパルスＳＨ及びゲート制御信号Ｇの出力タ
イミングを設定するとともに、画像読取装置の全体を制
御する。

【０００６】次に、従来の画像読取装置の動作について
図３を併用して説明する。図３は従来の画像読取装置の
動作を示すタイムチャートである。まず、スキャナ１３
による読取動作を開始するために、前記制御回路２１は
タイミングジェネレータ１８を制御して図３の（ｂ）に
示すように周期ＴのシフトパルスＳＨを出力させる。そ
して、スキャナ１３に該シフトパルスＳＨが入力され、
時間Ｔ_S が経過すると、スキャナ１３のＣＣＤセンサ１
２は、（ａ）に示すように、主走査方向のクロックＣＬ
にタイミングを合わせ、時間Ｔ_d の間画像信号ｓ１を増
幅器１４に対しシリアルに出力する。なお、時間Ｔ_S ，
Ｔ_d はＣＣＤセンサ１２の特性及びクロックＣＬのパル
ス幅によって決まる。

【０００７】前記増幅器１４に入力された画像信号ｓ１
は正規化回路１５及び画像処理部１６で所定の処理を施
されて（ｄ）に示すような出力信号ｓ３となり、信号描
出部１７に対して出力される。一方、制御回路２１はタ
イミングジェネレータ１８を制御し、（ｅ）に示すよう
にスキャナ１３の読取幅Ｘ_w に相当する時間Ｔ_w だけハ
イレベルとなるゲート制御信号Ｇをあらかじめ信号描出
部１７に対して出力させておく。このゲート制御信号Ｇ
はシフトパルスＳＨのタイミングから時間Ｔ₀ が経過し
た後に時間Ｔ_wの間ハイレベルとなる。したがって、信
号描出部１７のアンド回路１９はゲート制御信号Ｇがハ
イレベルの間だけ画像処理部１６からの出力信号ｓ４を
（ｆ）に示すように描出して出力する。

【０００８】

【発明が解決しようとする課題】しかしながら、前記従
来の画像読取装置においては、タイミングジェネレータ
１８によって周期ＴのシフトパルスＳＨ及び該シフトパ
ルスＳＨのタイミングから時間Ｔ₀ が経過した後に、時
間Ｔ_w の間ハイレベルとなるゲート制御信号Ｇを作る必
要がある。したがって、タイミングジェネレータ１８
は、カウンタ回路、ラッチ回路、マグネチュードコンパ
レータ回路等のハードウェアを有する複雑な構成にな
り、コストが上昇してしまう。

【０００９】本発明は、前記従来の画像読取装置の問題
点を解決して、ハードウェア構成のタイミングジェネレ
ータを設ける必要がなく、安価で、かつ、精度の高い画
像読取装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】そのために、本発明の画
像読取装置においては、主走査方向のクロックにタイミ
ングを合わせて画像信号をシリアルに出力する画像読取
手段と、該画像読取手段からの画像信号をデジタル化す
るとともに、該画像信号のシェーディングの補正を行い
デジタル画像信号を出力する正規化回路を有している。
そして、画像処理部が該正規化回路からのデジタル画像
信号を処理して画像データを出力し、信号検出部が前記
画像読取手段の読取幅に対応するゲート制御信号を出力
する。

【００１１】そして、信号描出部は、前記画像処理部か
ら画像データを受けるとともに、信号検出部からゲート
制御信号を受け、出力信号を出力する。また、装置全体
を制御するために制御回路を有する。前記正規化回路
は、シェーディングの補正を行うためのシェーディング
補正データ、及び前記ゲート制御信号に対応する信号情
報データを記憶するためのメモリを備える。

【００１２】前記制御回路は、前記メモリ内にシェーデ
ィング補正データ及び信号情報データを形成し、シェー
ディング補正データに基づいてシェーディングの補正を
行うとともに、前記信号情報データに基づいてゲート制
御信号を形成する。また、シェーディング補正データを
記憶するためのメモリを使用することなく、通常のメモ
リを使用することができる。その場合、メモリは前記シ
フトパルス及びゲート制御信号に対応する信号情報デー
タを記憶し、信号検出部は画像読取手段の起動のための
シフトパルス及び読取幅に対応するゲート制御信号を出
力する。

【００１３】そして、制御回路は、前記メモリ内に前記
シフトパルスに対応する信号情報データ及びゲート制御
信号に対応する信号情報データを形成するとともに、各
信号情報データに基づいて前記シフトパルス及びゲート
制御信号を形成する。

【００１４】

【作用】本発明によれば、前記のように画像読取手段が
設けられ、該画像読取手段は画像を読み取ると、主走査
方向のクロックにタイミングを合わせて画像信号をシリ
アルに出力する。該画像信号は正規化回路に送られ、該
正規化回路は画像信号をデジタル化するとともに、該画
像信号のシェーディングの補正を行い、画像処理部にデ
ジタル画像信号を出力する。

【００１５】画像処理部は、前記正規化回路からデジタ
ル画像信号を受けると、それを処理して２値化したり、
ハーフトーン化したり、多値化したり、鏡像処理を施し
たりして、画像データとし、該画像データを出力する。
また、信号検出部が設けられ、前記画像読取手段の読取
幅に対応するゲート制御信号を出力する。そして、信号
描出部は、前記画像処理部から画像データを受けるとと
もに、信号検出部からゲート制御信号を受け、出力信号
を出力する。また、装置全体を制御するために制御回路
を有する。

【００１６】前記正規化回路は、シェーディングの補正
を行うためのシェーディング補正データ、及び前記ゲー
ト制御信号に対応する信号情報データを記憶するための
メモリを備える。したがって、前記制御回路は前記メモ
リ内にシェーディング補正データを形成し、該シェーデ
ィング補正データに基づいてシェーディングの補正を行
う。また、前記制御回路は信号情報データを形成し、該
信号情報データに基づいてゲート制御信号を形成する。

【００１７】また、シェーディング補正データを記憶す
るためのメモリを使用することなく、通常のメモリを使
用することができる。その場合、前記シフトパルス及び
ゲート制御信号に対応する信号情報データを記憶するた
めにメモリが設けられ、制御回路は、該メモリ内に前記
シフトパルスに対応する信号情報データ及びゲート制御
信号に対応する信号情報データを形成する。また、各信
号情報データに基づいて前記シフトパルス及びゲート制
御信号を形成し、信号検出部から出力させる。

【００１８】

【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の実施例を示す画
像読取装置のブロック図、図４は本発明の画像読取装置
の動作を示すタイムチャート、図５はシェーディング補
正メモリのメモリ空間を示す図である。

【００１９】図において、Ｐは読取幅Ｘ_w の画像の読取
位置であり、集光レンズ１１、ＣＣＤセンサ１２等から
成るスキャナ１３で読み取られた画像信号ｓ１は、増幅
器１４に対して出力される。該増幅器１４はスキャナ１
３から出力される画像信号ｓ１を一定レベルまで増幅す
る。正規化回路３１は、Ａ／Ｄ変換部３２、ラッチ３
３、補正データラッチ３４、Ｄ／Ａ変換部３５、アナロ
グスイッチ３６、シェーディング補正メモリ３７、アド
レスカウンタ３８、セレクタ３９等から成り、シェーデ
ィング補正回路を形成し、光源の照射むらや集光レンズ
１１による周辺光量劣化特性などの補正を行う。

【００２０】Ａ／Ｄ変換部３２は増幅器１４から出力さ
れたアナログの画像信号ｓ５をアナログ基準電圧Ｖ_ref
と比較し、該アナログ基準電圧Ｖ_ref に対する前記画像
信号ｓ５をデジタル画像信号ｓ６としてデータバス４０
に出力する。ラッチ３３は、アンド回路４１から出力さ
れるクロック出力ｓ７のタイミングで前記データバス４
０のデジタル画像信号ｓ６をシェーディング補正データ
としてデータバス４２を介してラッチ出力する。

【００２１】また、補正データラッチ３４は、シェーデ
ィング補正メモリ３７から出されたシェーディング補正
データを、アンド回路４３から出力されるクロック出力
ｓ８のタイミングでＤ／Ａ変換部３５に対してラッチ出
力する。そして、該Ｄ／Ａ変換部３５は補正データラッ
チ３４からのシェーディング補正データをアナログ信号
ｓ９に変換し、アナログスイッチ３６に対して出力す
る。該アナログスイッチ３６は、制御回路４４の指令を
受け、Ｄ／Ａ変換部３５からのアナログ信号ｓ９かピー
ク値のいずれかを選択して、Ａ／Ｄ変換部３２に対して
アナログ基準電圧Ｖ_ref として出力する。

【００２２】シェーディング補正メモリ３７は、光源や
撮像系のむら、すなわちシェーディングの補正を行うた
めに、ラッチ３３からのシェーディング補正データを記
憶する。記憶されたシェーディング補正データは、デー
タバス４２を介してシェーディング補正メモリ３７と制
御回路４４間において書込みや読出しが行われる。本実
施例における画像処理用のタイミングのパルスは、シェ
ーディング補正メモリ３７の未使用空間に記憶される。
そのため、未使用空間は通常意図する大きさを満足する
だけの十分な大きさを持っている。

【００２３】アドレスカウンタ３８は、シフトパルスＳ
Ｈを受けてアドレスを初期値にリセットし、またクロッ
クＣＬ１のタイミングに合わせてアドレスを１ずつアッ
プカンウトする。セレクタ３９は、制御回路４４との間
のアドレスバス４７又はアドレスカウンタ３８との間の
アドレスバス４８のいずかを選択し、シェーディング補
正メモリ３７にアドレスバス４６を介してそれぞれのア
ドレスを出力する。この選択は制御回路４４からの指令
を受けて行う。

【００２４】アンド回路４１，４３，４９は制御回路４
４から信号ａ及び該信号ａの反転信号ｂを受け、クロッ
クＣＬ１，ＣＬ２をそれぞれクロック出力ｓ７，ｓ８，
ｓ１１として、ラッチ３３、補正データラッチ３４及び
セレクタ３９に対して出力する。なお、アンド回路４９
のクロック出力ｓ１１は、セレクタ３９の最上位のアド
レスに接続されている。

【００２５】制御回路４４はマイクロプロセッサなどで
構成されていて、装置の全体を制御するとともにタイマ
を備えており、図４の（ｂ）に示すようなシフトパルス
ＳＨをスキャナ１３、アドレスカウンタ３８等に対して
出力する。バスドライバ５０は双方向性のものであっ
て、制御回路４４からの指令を受け、制御回路４４から
シェーディング補正メモリ３７にシェーディング補正デ
ータや後述する信号情報データを書き込んだり、シェー
ディング補正メモリ３７から制御回路４４にシェーディ
ング補正データや信号情報データを読み出したりする。

【００２６】また、信号検出部５１は信号データラッチ
５２及び信号情報検出部５４から成る。該信号データラ
ッチ５２はアンド回路５５から出力されるクロック出力
ｓ１２のタイミングに合わせて、シェーディング補正メ
モリ３７からデータバス４２を介して出力されたシェー
ディング補正データを、信号情報検出部５４にラッチす
る。該信号情報検出部５４は、信号データラッチ５２か
らの信号情報データを受け、ゲート制御信号Ｇを信号描
出部１７に対して出力する。アンド回路５５はクロック
ＣＬ２と反転信号ｂの論理和をクロック出力ｓ１２とし
て出力する。

【００２７】画像処理部１６はデジタル画像信号ｓ６に
２値化、ハーフトーン化等の画像処理を施す。５６は画
像処理部１６からの画像データｓ１３をラッチするため
のビットラッチである。そして、信号描出部１７は２入
力のアンド回路１９で構成され、信号検出部５１で後述
する方法で形成されたゲート制御信号Ｇを受け、該ゲー
ト制御信号Ｇがハイレベルになっている間だけビットラ
ッチ５６からの画像データｓ１４を出力信号ｓ１５とし
て出力する。

【００２８】次に、前記構成の画像読取装置の動作につ
いて説明する。まず、シェーディング補正データをシェ
ーディング補正メモリ３７に書き込む場合、制御回路４
４は信号ａをハイレベルにしてクロック出力ｓ７として
クロックＣＬ１をラッチ３３に対して出力する。この
時、反転信号ｂはローレベルになるため、補正データラ
ッチ３４及び信号データラッチ５２にはクロック出力ｓ
８，ｓ１２は出力されず、両ラッチ３４，５２は作動し
ない。この状態でスキャナ１３の読取りを開始するタイ
ミングを採るために、制御回路４４は周期Ｔの間隔でシ
フトパルスＳＨを出力する。

【００２９】そして、スキャナ１３にシフトパルスＳＨ
が入力されると、スキャナ１３のＣＣＤセンサ１２は時
間Ｔ₀ が経過した後に、主走査方向のクロックＣＬ１に
タイミングを合わせ、画像信号ｓ１を増幅器１４に対し
てシリアルに出力する。時間Ｔ₀ 及びＣＣＤセンサ１２
の総画素数Ｃ₀ は、ＣＣＤセンサ１２の特性及びクロッ
クＣＬ１の周期などからあらかじめ分かる。

【００３０】また、シェーディング補正データを形成す
るため、ＣＣＤセンサ１２の読取位置Ｐには白色基準が
取り付けられており、これをスキャナ１３が読むと、増
幅器１４は図４の（ａ）に示すような白レベルの包絡線
の画像信号ｓ５を出力する。前記白色基準は一般にスキ
ャナ１３の画像読取範囲の外に設けられる。そして、図
示しないピーク検出回路が前記包絡線におけるピーク値
を検出すると、制御回路４４はアナログスイッチ３６に
指令を出し、このピーク値をアナログ基準電圧Ｖ_ref と
してＡ／Ｄ変換部３２に出力する。なお、図の（ｃ），
（ｄ），（ｅ）はそれぞれクロックＣＬ１、ＣＬ２及び
信号ａの波形を示している。

【００３１】一方、制御回路４４はセレクタ３９に指令
を送り、アドレスカウンタ３８とセレクタ３９を接続す
るアドレスバス４８を介してシェーディング補正メモリ
３７のアドレスバス４６を選択することができるように
設定する。Ａ／Ｄ変換部３２においては、増幅器１４か
ら出力される画像信号ｓ５の包絡線の各値がピーク値と
比較されてデジタル画像信号ｓ６として出力される。

【００３２】そして、ＣＣＤセンサ１２の総画素数Ｃ₀
に等しいドット数分のデジタル画像信号ｓ６は、クロッ
クＣＬ１の立上りのタイミングに合わせてシェーディン
グ補正メモリ３７に書き込まれる。このようにして、前
記ピーク値を基準として白レベルの包絡線をデジタル化
し、デジタル画像信号ｓ６を形成することができ、同時
に該デジタル画像信号ｓ６をシェーディング補正データ
としてシェーディング補正メモリ３７に書き込むことが
できる。

【００３３】この場合、アンド回路４９は反転信号ｂが
ローレベルになっているため、クロック出力ｓ１１を出
力しない。したがって、シェーディング補正メモリ３７
内の下位半分のメモリ空間（図５）が選択され、該メモ
リ空間のアドレス１，２，…，Ｎに前記デジタル画像信
号ｓ６の各データが順に書き込まれる。ところで、前記
信号描出部１７においては、ビットラッチ５６からの画
像データｓ１４及び信号検出部５１からのゲート制御信
号Ｇに基づいて出力信号ｓ１５を出力するようになって
いるが、前記ゲート制御信号Ｇは、シェーディング補正
データと共にシェーディング補正メモリ３７に書き込ま
れた信号情報データを利用して形成されるようになって
いる。

【００３４】そのため、前記シェーディング補正メモリ
３７の上位半分には、信号情報データ用のメモリ空間が
形成されている。そして、クロック出力ｓ１１がハイレ
ベルになると、シェーディング補正メモリ３７内の上位
半分のアドレスＮ＋１，Ｎ＋２，…，２×Ｎが選択さ
れ、それらを信号情報データ用として利用することがで
きるようになっている。

【００３５】次に、ゲート制御信号Ｇに対応する信号情
報データをシェーディング補正メモリ３７に書き込む手
順について説明する。まず、制御回路４４からセレクタ
３９に指令を送り、制御回路４４とセレクタ３９間のア
ドレスバス４７を介してアドレスバス４６を選択するこ
とができるように設定する。これによって、制御回路４
４の指令でシェーディング補正メモリ３７に対するシェ
ーディング補正データの書込み／読出しが可能になる。
この場合、信号ａはローレベルにしてあり、ラッチ３３
からデジタル画像信号ｓ６がラッチ出力されないように
しておく。

【００３６】ところで、図４の（ｃ）に示す主走査方向
のクロックＣＬ１の周期をｔとし、シフトパルスＳＨの
周期をＴとすると、周期Ｔ内のクロックＣＬ１のクロッ
ク数はＴ／ｔとなる。そこで、アドレスカウンタ３８に
よってクロックＣＬ１のタイミングでアドレスを１ずつ
アップカウントさせると、シェーディング補正メモリ３
７のＴ／ｔ個のアドレス分のメモリ空間、すなわち図５
のアドレスＮ＋１〜２×Ｎ内に、ゲート制御信号Ｇを形
成するためのハイレベル／ローレベルの信号情報データ
を書き込むことができる。

【００３７】すなわち、アドレスＮ＋１にシフトパルス
ＳＨがハイレベルになる時のクロックＣＬ１のタイミン
グに合わせて、ローレベルの信号情報データを書き込
む。そして、（ｇ）に示す時間Ｔ₀ （クロック数Ｔ₀ ／
ｔに相当する。）の間はローレベルの信号情報データが
制御回路４４から出力され、対応するアドレスＮ＋１〜
Ｎ＋Ｔ₀ ／ｔにローレベルの信号情報データが書き込ま
れる。次に、ゲート制御信号Ｇがハイレベルになる時間
Ｔ_w （クロック数Ｔ_w ／ｔに相当する。）の間はハイレ
ベルの信号情報データが出力され、対応するアドレスＮ
＋Ｔ₀ ／ｔ＋１〜Ｎ＋Ｔ₀ ／ｔ＋Ｔ_w ／ｔにはハイレベ
ルの信号情報データが書き込まれる。さらに、ゲート制
御信号Ｇがローレベルになる時間Ｔ_e （クロック数Ｔ_e
／ｔに相当する。）の間はローレベルの信号情報データ
が出力され、対応するアドレスＮ＋Ｔ₀ ／ｔ＋Ｔ_w ／ｔ
＋１〜Ｎ＋Ｔ₀ ／ｔ＋Ｔ_w ／ｔ＋Ｔ_e ／ｔ（すなわちア
ドレスＮ＋Ｔ／ｔ）にはローレベルの信号情報データが
書き込まれる。このように、周期Ｔ分のゲート制御信号
Ｇに対応するハイレベル／ローレベルの信号情報データ
がシェーディング補正メモリ３７のアドレスＮ＋１〜Ｎ
＋Ｔ／ｔに順番に書き込まれる。前記信号情報データ
は、例えばハイレベルであれば“１”が、ローレベルで
あれば“０”が制御回路４４のプログラムに従って書き
込まれる。

【００３８】次に、前記処理によってシェーディング補
正メモリ３７に書き込まれたシェーディング補正データ
及び信号情報データを使用して、正規化回路３１及びゲ
ート制御信号Ｇを発生させる動作について説明する。制
御回路４４は、反転信号ｂをハイレベルにするとともに
セレクタ３９に指令を送り、アドレスカウンタ３８から
アドレスバス４８を介して送られるアドレスとクロック
出力ｓ１１によってアドレスバス４６を選択する。ま
た、制御回路４４はアナログスイッチ３６に指令を出
し、Ｄ／Ａ変換部３５の出力をアナログ基準電圧Ｖ_ref
として選択する。アドレスカウンタ３８は“０”に初期
設定されていて、クロックＣＬ１（周期ｔ）の立上りの
タイミングで、すなわち周期ｔごとにアドレスは１ずつ
アップカウントしていく。

【００３９】クロックＣＬ２（周期ｔ）はクロックＣＬ
１と半周期ずれている（図の（ｃ）），（ｄ））。ここ
で、クロックＣＬ２はシェーディング補正メモリ３７の
最上位アドレスに接続されている。したがって、最初の
クロックＣＬ１の立上りではクロックＣＬ２がローレベ
ルになっているため、アドレス１のデータがデータバス
４２に読み出される。そして、時間ｔ／２後にはクロッ
クＣＬ２がハイレベルになっているため、アドレスＮ＋
１のデータがデータバス４２に出力される。

【００４０】このようにして、時間ｔ／２ごとにアドレ
ス１，Ｎ＋１，２，Ｎ＋２，３，Ｎ＋３，…のデータが
交互にデータバス４２に読み出される。これらのデータ
のうち、アドレス１，２，３，…のデータ、すなわちシ
ェーディング補正データは、クロックＣＬ１の立上りタ
イミングで補正データラッチ３４からＤ／Ａ変換部３５
に対してラッチ出力される。一方、アドレスＮ＋１，Ｎ
＋２，Ｎ＋３，…のデータ、すなわち信号情報データは
クロックＣＬ２の立上りタイミングで信号データラッチ
５２から信号情報検出部５４に対してラッチ出力され
る。

【００４１】そして、前記シェーディング補正データ
は、Ｄ／Ａ変換部３５でアナログ量に変換され、アナロ
グスイッチ３６を介してＡ／Ｄ変換部３２にアナログ基
準電圧Ｖ_ref として送られ、増幅器１４からの画像信号
ｓ５は、周知の技術によって正規化され、デジタル画像
信号ｓ６（原画ビット）として画像処理部１６に送られ
る。一方、信号情報データは信号検出部５１に取り込ま
れ、信号データラッチ５２でラッチされる。信号情報検
出部５４は、前記信号情報データがハイレベルであれば
ハイレベルの信号を、ローレベルであればローレベルの
信号をゲート制御信号Ｇとして出力する。該ゲート制御
信号Ｇは信号描出部１７に対して出力され、ゲート制御
信号Ｇがハイレベルの間だけビットラッチ５６から出力
された原画ビットが信号描出部１７から送出される。

【００４２】なお、本実施例では図５に示すようにメモ
リ空間の上位半分を信号情報データ用として、下位半分
をシェーディング補正データ用として割り当てている
が、クロック出力ｓ１１を最下位アドレスに接続すれば
偶数アドレスでシェーディング補正データを、奇数アド
レスで信号情報データを読み出すことができる。また、
本実施例ではアドレスカウンタ３８によってアップカウ
ントさせているが、ダウンカウントさせてもよい。

【００４３】次に、本発明の第２の実施例について説明
する。図６は本発明の第２の実施例を示す画像読取装置
のブロック図である。図において、６１はマイクロプロ
セッサなどから成っていて、画像読取装置の全体を制御
するＣＰＵ、６２は該ＣＰＵ６１の各種計算及び制御の
情報などを記憶する主記憶装置（以下、「メモリ」とい
う。）である。本実施例における画像処理用のタイミン
グのパルスは、メモリ６２内のワーキングメモリの未使
用空間に記憶される。そのため、この未使用空間は通常
意図する大きさを満足するだけの大きさを持っている。
６３はアドレスカウンタであり、シフトパルスＳＨを受
けてアドレスを初期値にリセットし、クロックＣＬのタ
イミングに合わせてアドレスを１ずつアップカウントす
る。６４はＣＰＵ６１との間のアドレスバス６７又はア
ドレスカウンタ６３との間のアドレスバス６８のいずれ
かから、メモリ６２との間のアドレスバス６９を選択す
るためのセレクタである。この選択は、ＣＰＵ６１から
の指示によって行う。

【００４４】７０はＣＰＵ６１による書込み及び読出し
のためのタイミング信号Ｗ／Ｒに合わせて、ＣＰＵ６１
からメモリ６２にデータを書き込んだり、メモリ６２か
らデータを読み出したりするためのラッチである。７１
はメモリ６２からのデータを受け、シフトパルスＳＨ及
びゲート制御信号Ｇを出力するための信号検出部であ
る。

【００４５】そして、１６はデジタル画像信号を所定の
スレショルドレベルを基準にして２値化したり、ハーフ
トーン化したりする画像処理部、７２はメモリ６２のデ
ータバス、５６は画像処理部１６からの出力信号をクロ
ックＣＬのタイミングでラッチするビットラッチであ
る。１７は２入力のアンド回路１９から成り、信号検出
部７１からのゲート制御信号Ｇがハイレベルの間だけ、
ビットラッチ５６の出力信号を描出して出力する信号描
出部である。

【００４６】次に、前記構成の画像読取装置の動作につ
いて説明する。まず、ＣＰＵ６１からセレクタ６４に指
令を送り、ＣＰＵ６１との間のアドレスバス６７からア
ドレスバス６９を選択することができるように設定す
る。これによって、ＣＰＵ６１によるメモリ６２に対す
るデータの書込み／読出しが可能になる。

【００４７】この状態において、シフトパルスＳＨ及び
ゲート制御信号Ｇがメモリ６２に書き込まれる。ところ
で、主走査方向のクロックＣＬの周期をｔとし、シフト
パルスＳＨの周期をＴとすると、周期Ｔ内のクロックＣ
Ｌのクロック数はＴ／ｔとなる。そこで、アドレスカウ
ンタ６３によってクロックＣＬのタイミングでアドレス
を１ずつアップカウントさせ、メモリ６２のＴ／ｔ個の
メモリ空間のそれぞれにシフトパルスＳＨ及びゲート制
御信号Ｇに対応するハイレベル／ローレベルの信号情報
データを順に書き込んでいく。そして、メモリ６２に前
記信号情報データを書き込み始めるアドレスをＡ₀ （番
地）とする。

【００４８】この場合、まず、メモリ６２のアドレスＡ
₀ に、シフトパルスＳＨがハイレベルからローレベルに
立ち下がった時の信号情報データを書き込む。そして、
ゲート制御信号Ｇがハイレベルになるまでの時間Ｔ
₀ （クロック数Ｔ₀ ／ｔに相当する。）に対応するアド
レスＡ₀ 〜Ａ₀ ＋Ｔ₀ ／ｔ−１には、シフトパルスＳＨ
及びゲート制御信号Ｇに対応する信号情報データとして
ローレベルのデータを書き込む。

【００４９】次に、ゲート制御信号Ｇがハイレベルにな
る時間Ｔ_w （クロック数Ｔ_w ／ｔに相当する。）に対応
するアドレスＡ₀ ＋Ｔ₀ ／ｔ〜Ａ₀ ＋Ｔ₀ ／ｔ＋Ｔ_w ／
ｔ−１にはシフトパルスＳＨに対応する信号情報データ
としてローレベルのデータが、ゲート制御信号Ｇに対応
する信号情報データとしてハイレベルのデータが書き込
まれる。さらに、その後次のシフトパルスＳＨがハイレ
ベルになるまでの時間Ｔ_e （クロック数Ｔ_e ／ｔに相当
する。）に対応するアドレスＡ₀ ＋Ｔ₀ ／ｔ＋Ｔ_w ／ｔ
〜Ａ₀ ＋Ｔ₀ ／ｔ＋Ｔ_w ／ｔ＋Ｔ_e ／ｔ−１には、シフ
トパルスＳＨ及びゲート制御信号Ｇに対応する信号情報
データとしてローレベルのデータが書き込まれる。そし
て、最後のシフトパルスＳＨがローレベルからハイレベ
ルになる時に対応するアドレスＡ₀ ＋Ｔ／ｔ−１には、
シフトパルスＳＨに対応する信号としてハイレベルのデ
ータが、ゲート制御信号Ｇに対応する信号情報データと
してローレベルのデータが書き込まれる。

【００５０】以上のようにして、ＣＰＵ６１はシフトパ
ルスＳＨ及びゲート制御信号Ｇのハイレベル／ローレベ
ルの信号情報データを、メモリ６２にアドレスＡ₀ から
順番に書き込む。このハイレベル／ローレベルの信号情
報データは、例えばハイレベルの場合であれば“１”
を、ローレベルの場合であれば“０”をメモリ６２に書
き込むようにすればよく、これらの処理はＣＰＵ６１の
プログラムによって実行される。

【００５１】次に、前記処理によってメモリ６２に書き
込んだハイレベル／ローレベルの信号情報データからシ
フトパルスＳＨ及びゲート制御信号Ｇを発生させる動作
について説明する。ＣＰＵ６１はセレクタ６４に指令を
送り、アドレスカウンタ６３との間のアドレスバス６８
からメモリ６２との間のアドレスバス６９を選択するこ
とができるように設定する。アドレスカウンタ６３のア
ドレスはシフトパルスＳＨのタイミングによってＡ₀ に
初期設定されていて、クロックＣＬのタイミングに合わ
せてアドレスは１ずつアップカウントするようになって
いる。なお、このクロックＣＬはデジタル画像信号と同
じタイミングで送出される。ここで、アドレスカウンタ
６３がアドレスＡ₀ をアドレスバス６９に出力すると、
メモリ６２はアドレスＡ₀ の信号情報データをデータバ
ス７２に出力する。

【００５２】そして、信号検出部７１は信号情報データ
を取り込み、ハイレベルのデータであればハイレベルの
信号を、ローレベルのデータであればローレベルの信号
をシフトパルスＳＨ及びゲート制御信号Ｇとして出力す
る。このゲート制御信号Ｇは信号描出部１７に対して出
力され、ゲート制御信号Ｇがハイレベルの間だけビット
ラッチ５６からの出力信号を信号描出部１７から出力す
る。一方、信号検出部７１からのシフトパルスＳＨはア
ドレスカウンタ６３に対して出力され、該アドレスカウ
ンタ６３はシフトパルスＳＨがハイレベルの時、アドレ
スをスタートアドレスであるＡ₀ に初期設定する。

【００５３】以上のようにして、アドレスカウンタ６
３、メモリ６２及び信号検出部７１を用いてシフトパル
スＳＨ及びゲート制御信号Ｇを作り出すことができる。
なお、前記シフトパルスＳＨは、図示しないＣＣＤセン
サ及び画像処理部等にも送られ、同期制御するために使
われる。なお、本発明は前記実施例に限定されるもので
はなく、本発明の趣旨に基づいて種々変形することが可
能であり、これらを本発明の範囲から排除するものでは
ない。

【００５４】

【発明の効果】以上詳細に説明したように、本発明によ
れば、画像読取手段が画像を読み取り、画像信号をシリ
アルに出力する。該画像信号は正規化回路に送られ、デ
ジタル化されるとともにシェーディングの補正が行わ
れ、デジタル画像信号となって画像処理部に対して出力
される。

【００５５】画像処理部は、デジタル画像信号を受ける
と、それを処理し画像データを出力する。また、信号検
出部が設けられ、前記画像読取手段の読取幅に対応する
ゲート制御信号を出力する。そして、信号描出部は、画
像データとゲート制御信号を受け、出力信号を出力す
る。また、装置全体を制御するために制御回路を有す
る。

【００５６】前記正規化回路は、シェーディングの補正
を行うためのシェーディング補正データ、及び前記ゲー
ト制御信号に対応する信号情報データを記憶するための
メモリを備え、前記制御回路は信号情報データを形成
し、該信号情報データに基づいてゲート制御信号を形成
する。また、シェーディング補正データを記憶するため
のメモリを使用することなく、通常のメモリを使用する
こともできる。

【００５７】したがって、ゲート制御信号を発生するた
めにカウンタ回路、ラッチ回路、マグネチュードコンパ
レータ回路等のハードウェアを備える必要がなく、構造
を簡素化することができるだけでなく、コストを低減す
ることができる。

【図面の簡単な説明】

【図１】本発明の実施例を示す画像読取装置のブロック
図である。

【図２】従来の画像読取装置の制御ブロック図である。

【図３】従来の画像読取装置の動作を示すタイムチャー
トである。

【図４】本発明の画像読取装置の動作を示すタイムチャ
ートである。

【図５】シェーディング補正メモリのメモリ空間を示す
図である。

【図６】本発明の第２の実施例を示す画像読取装置のブ
ロック図である。

【符号の説明】 １３ スキャナ １６ 画像処理部 １７ 信号描出部 ３１ 正規化回路 ３７ シェーディング補正メモリ ４４ 制御回路 ５１ 信号検出部 ６２ メモリ ＣＬ，ＣＬ１，ＣＬ２ クロック Ｇ ゲート制御信号 Ｘ_w 読取幅

Claims (2)

【特許請求の範囲】
1. 【請求項１】 （ａ）主走査方向のクロックにタイミン
   グを合わせて画像信号をシリアルに出力する画像読取手
   段と、 （ｂ）該画像読取手段からの画像信号をデジタル化する
   とともに、該画像信号のシェーディングの補正を行いデ
   ジタル画像信号を出力する正規化回路と、 （ｃ）該正規化回路からのデジタル画像信号を処理して
   画像データを出力する画像処理部と、 （ｄ）前記画像読取手段の読取幅に対応するゲート制御
   信号を出力する信号検出部と、 （ｅ）前記画像処理部からの画像データ及び信号検出部
   からのゲート制御信号に基づいて出力信号を出力する信
   号描出部と、 （ｆ）装置全体を制御する制御回路を有するとともに、 （ｇ）前記正規化回路はメモリを備え、 （ｈ）前記制御回路は、シェーディング補正データ、及
   び前記ゲート制御信号に対応する信号情報データを前記
   メモリ内に形成する手段と、前記シェーディング補正デ
   ータに基づいてシェーディングの補正を行うとともに、
   前記信号情報データを前記信号検出部に対して出力する
   手段を備えることを特徴とする画像読取装置。
2. 【請求項２】 （ａ）主走査方向のクロックにタイミン
   グを合わせて画像信号をシリアルに出力する画像読取手
   段と、 （ｂ）該画像読取手段からの画像信号に基づいて画像デ
   ータを出力する画像処理部と、 （ｃ）前記画像読取手段の起動のためのシフトパルス及
   び読取幅に対応するゲート制御信号を出力する信号検出
   部と、 （ｄ）前記画像処理部からの画像データ及び信号検出部
   からのゲート制御信号に基づいて出力信号を出力する信
   号描出部と、 （ｅ）装置全体を制御する制御回路と、 （ｆ）メモリを有するとともに、 （ｇ）前記制御回路は、前記シフトパルスに対応する信
   号情報データ及びゲート制御信号に対応する信号情報デ
   ータを前記メモリ内に形成する手段と、各信号情報デー
   タを信号検出部に対して出力する手段を備えることを特
   徴とする画像読取装置。