JPH05219721A - 半導体素子の高電圧発生回路 - Google Patents
半導体素子の高電圧発生回路Info
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- JPH05219721A JPH05219721A JP3205798A JP20579891A JPH05219721A JP H05219721 A JPH05219721 A JP H05219721A JP 3205798 A JP3205798 A JP 3205798A JP 20579891 A JP20579891 A JP 20579891A JP H05219721 A JPH05219721 A JP H05219721A
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- H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
- H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
- H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
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Abstract
(57)【要約】 （修正有）
【目的】 半導体素子においてクランピング素子及び電
荷伝達素子の閾電圧損失を除去して効率を高めた高電圧
発生回路を提供する。 【構成】 振動信号発生手段からの振動信号と電荷ポン
プ手段５３，５４を利用して電源電圧以上の高電圧又は
接地電圧以下の負電圧を発生させる回路において、振動
信号発生手段及び電源に連結されており、振動信号発生
手段からの第３振動信号を入力して動作する第１クラン
ピング手段５１と、振動信号発生手段及び電源に連結さ
れており、振動信号発生手段からの第４振動信号を入力
として動作する第２クランピング手段５２と、振動信号
発生手段からの第２振動信号入力として動作する第１電
荷ポンプ手段５３と、振動信号発生手段からの第１振動
信号を入力として動作する第２電荷ポンプ手段５４と、
それらの出力端に入力端が連結され、出力端は最終出力
端に連結された電荷伝達手段５５とから構成される。
荷伝達素子の閾電圧損失を除去して効率を高めた高電圧
発生回路を提供する。 【構成】 振動信号発生手段からの振動信号と電荷ポン
プ手段５３，５４を利用して電源電圧以上の高電圧又は
接地電圧以下の負電圧を発生させる回路において、振動
信号発生手段及び電源に連結されており、振動信号発生
手段からの第３振動信号を入力して動作する第１クラン
ピング手段５１と、振動信号発生手段及び電源に連結さ
れており、振動信号発生手段からの第４振動信号を入力
として動作する第２クランピング手段５２と、振動信号
発生手段からの第２振動信号入力として動作する第１電
荷ポンプ手段５３と、振動信号発生手段からの第１振動
信号を入力として動作する第２電荷ポンプ手段５４と、
それらの出力端に入力端が連結され、出力端は最終出力
端に連結された電荷伝達手段５５とから構成される。
Description
【０００１】
【産業上の利用分野】本発明はクランピング素子及び電
荷伝達素子の閾電圧損失を除去して効率を高めた半導体
素子の高電圧発生回路に関する。
荷伝達素子の閾電圧損失を除去して効率を高めた半導体
素子の高電圧発生回路に関する。
【０００２】半導体素子のＣＭＯＳ（コンプリメンタリ
ＭＯＳ）型構成で電源電圧（Ｖｃｃ）以上の高電圧又は
接地電圧（Ｖｓｓ）以下の負電圧が必要であるときがあ
る。例えば、電源電圧以上の高電圧はＤＲＡＭ（ダイナ
ミックＲＡＭ）で記憶素子への貯蔵データ“１”に該当
する完全な電源電圧（Ｖｃｃ）伝達のためのワード線電
位又は出力バッファにおけるｎチャンネルＭＯＳＦＥＴ
を利用したプルアップゲートの充分な駆動等、主にｎチ
ャンネルＭＯＳＦＥＴが有する論理高（ハイ）状態伝達
時の閾電圧損失の克服に利用され、接地電圧以下の負電
圧はｐ型基板のバイアス電圧に利用される。
ＭＯＳ）型構成で電源電圧（Ｖｃｃ）以上の高電圧又は
接地電圧（Ｖｓｓ）以下の負電圧が必要であるときがあ
る。例えば、電源電圧以上の高電圧はＤＲＡＭ（ダイナ
ミックＲＡＭ）で記憶素子への貯蔵データ“１”に該当
する完全な電源電圧（Ｖｃｃ）伝達のためのワード線電
位又は出力バッファにおけるｎチャンネルＭＯＳＦＥＴ
を利用したプルアップゲートの充分な駆動等、主にｎチ
ャンネルＭＯＳＦＥＴが有する論理高（ハイ）状態伝達
時の閾電圧損失の克服に利用され、接地電圧以下の負電
圧はｐ型基板のバイアス電圧に利用される。
【０００３】
【従来の技術】従来の半導体素子の高電圧発生回路は図
１に示す通り、リング発生器（１）のような振動信号発
生器を通じて発生された振動信号（φｏｓｃ１）を共通
ソース、ドレーン端に連結して電荷ポンプ機能をするｎ
チャンネルＭＯＳＦＥＴ（Ｍ３）、電源（Ｖｃｃ）にド
レーン及びゲートが連結され、上記ｎチャンネルＭＯＳ
ＦＥＴ（Ｍ３）のゲートにソースが連結されてクランピ
ング機能をするｎチャンネルＭＯＳＦＥＴ（Ｍ１）、及
び上記ｎチャンネルＭＯＳＦＥＴ（Ｍ３）のゲートにド
レーン及びゲートを連結したダイオード型ｎチャンネル
ＭＯＳＦＥＴで構成される。
１に示す通り、リング発生器（１）のような振動信号発
生器を通じて発生された振動信号（φｏｓｃ１）を共通
ソース、ドレーン端に連結して電荷ポンプ機能をするｎ
チャンネルＭＯＳＦＥＴ（Ｍ３）、電源（Ｖｃｃ）にド
レーン及びゲートが連結され、上記ｎチャンネルＭＯＳ
ＦＥＴ（Ｍ３）のゲートにソースが連結されてクランピ
ング機能をするｎチャンネルＭＯＳＦＥＴ（Ｍ１）、及
び上記ｎチャンネルＭＯＳＦＥＴ（Ｍ３）のゲートにド
レーン及びゲートを連結したダイオード型ｎチャンネル
ＭＯＳＦＥＴで構成される。
【０００４】上記従来の半導体素子の高電圧発生回路の
動作を図２を参照して説明すると次の通りである。
動作を図２を参照して説明すると次の通りである。
【０００５】上記リング発振器（１）の振動信号（φｏ
ｓｃ１）は一定周期（Ｔｏｓｃ）を有し、電源電圧（Ｖ
ｃｃ）の振幅大きさをもって振動する。上記振動信号
（φｏｓｃ１）が接地（Ｖｓｓ）の電位にあるとき、ク
ランピング機能をするｎチャンネルＭＯＳＦＥＴ（Ｍ
１）を通じてｎチャンネルＭＯＳＦＥＴ（Ｍ３）のゲー
ト端であるノード（１２）は電源電圧（Ｖｃｃ）から閾
電圧程損失した電圧（Ｖｃｃ−Ｖｔ）に充電される。上
記振動信号（φｏｓｃ１）が接地（Ｖｓｓ）電位から電
源電圧（Ｖｃｃ）へ遷移するとキャパシタ型ｎチャンネ
ルＭＯＳＦＥＴ（Ｍ３）のソース、ドレーン端とゲート
端の電圧が瞬間的に変わらないため、ノード（１２）の
電圧（Ｖ２）はそのカップリング効率に従って電源電圧
（Ｖｃｃ）より閾電圧（Ｖｔｈ）程少ない電圧（Ｖｃｃ
−Ｖｔｈ）から電源電圧（Ｖｃｃ）以上の電圧（Ｖ２，
Ｍ）へ遷移し、上記遷移されたノード（１２）の電圧
（Ｖ２，Ｍ）はノード（１２）にドレーン及びゲートが
連結されたダイオード型ｎチャンネルＭＯＳＦＥＴ（Ｍ
２）がオンされることにより出力端（Ｖｐｐ）に伝達さ
れて負荷キャパシタ（ＣＬ）を充電するようになる。
ｓｃ１）は一定周期（Ｔｏｓｃ）を有し、電源電圧（Ｖ
ｃｃ）の振幅大きさをもって振動する。上記振動信号
（φｏｓｃ１）が接地（Ｖｓｓ）の電位にあるとき、ク
ランピング機能をするｎチャンネルＭＯＳＦＥＴ（Ｍ
１）を通じてｎチャンネルＭＯＳＦＥＴ（Ｍ３）のゲー
ト端であるノード（１２）は電源電圧（Ｖｃｃ）から閾
電圧程損失した電圧（Ｖｃｃ−Ｖｔ）に充電される。上
記振動信号（φｏｓｃ１）が接地（Ｖｓｓ）電位から電
源電圧（Ｖｃｃ）へ遷移するとキャパシタ型ｎチャンネ
ルＭＯＳＦＥＴ（Ｍ３）のソース、ドレーン端とゲート
端の電圧が瞬間的に変わらないため、ノード（１２）の
電圧（Ｖ２）はそのカップリング効率に従って電源電圧
（Ｖｃｃ）より閾電圧（Ｖｔｈ）程少ない電圧（Ｖｃｃ
−Ｖｔｈ）から電源電圧（Ｖｃｃ）以上の電圧（Ｖ２，
Ｍ）へ遷移し、上記遷移されたノード（１２）の電圧
（Ｖ２，Ｍ）はノード（１２）にドレーン及びゲートが
連結されたダイオード型ｎチャンネルＭＯＳＦＥＴ（Ｍ
２）がオンされることにより出力端（Ｖｐｐ）に伝達さ
れて負荷キャパシタ（ＣＬ）を充電するようになる。
【０００６】上記のような振動動作の繰り返しにより負
荷抵抗（ＲＬ）を通じた漏出電流を克服し、出力端（Ｖ
ｐｐ）の電位が上昇するようになるが、ダイオード型連
結を有するｎチャンネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）の
閾電圧損失によりその効率は高くない。
荷抵抗（ＲＬ）を通じた漏出電流を克服し、出力端（Ｖ
ｐｐ）の電位が上昇するようになるが、ダイオード型連
結を有するｎチャンネルＭＯＳＦＥＴ（Ｍ１，Ｍ２）の
閾電圧損失によりその効率は高くない。
【０００７】即ち、ｎチャンネルＭＯＳＦＥＴ（Ｍ１）
の閾電圧損失によりノード（１２）の充電電位は電源電
圧（Ｖｃｃ）でない電源電圧（Ｖｃｃ）よりｎチャンネ
ルＭＯＳＦＥＴ（Ｍ１）の閾電圧（Ｖｔ１）程低い電位
（Ｖｃｃ−Ｖｔ１）に留まり、ｎチャンネルＭＯＳＦＥ
Ｔ（Ｍ３）の動作によりノード（１２）に印加された高
電位がｎチャンネルＭＯＳＦＥＴ（Ｍ２）の閾電圧（Ｖ
ｔ２）程損失されて出力端（Ｖｐｐ）へ伝達されるた
め、出力端の最大電位は電圧（Ｖ２，Ｍ）よりｎチャン
ネルＭＯＳＦＥＴ（Ｍ２）の閾電圧（Ｖｔ２）程低い電
圧（Ｖ２，Ｍ−Ｖｔ２）になる。
の閾電圧損失によりノード（１２）の充電電位は電源電
圧（Ｖｃｃ）でない電源電圧（Ｖｃｃ）よりｎチャンネ
ルＭＯＳＦＥＴ（Ｍ１）の閾電圧（Ｖｔ１）程低い電位
（Ｖｃｃ−Ｖｔ１）に留まり、ｎチャンネルＭＯＳＦＥ
Ｔ（Ｍ３）の動作によりノード（１２）に印加された高
電位がｎチャンネルＭＯＳＦＥＴ（Ｍ２）の閾電圧（Ｖ
ｔ２）程損失されて出力端（Ｖｐｐ）へ伝達されるた
め、出力端の最大電位は電圧（Ｖ２，Ｍ）よりｎチャン
ネルＭＯＳＦＥＴ（Ｍ２）の閾電圧（Ｖｔ２）程低い電
圧（Ｖ２，Ｍ−Ｖｔ２）になる。
【０００８】上記問題点を改善するための従来のクロス
−カップルド電荷ポンプを有する高電圧発生回路は図３
に示す通り、リング発生器から発生し、電源電圧（Ｖｃ
ｃ）大きさの振幅を有し、１８０°の位相差を有する第
１及び第２振動信号（φｏｓｃ１１，φｏｓｃ１２）を
共通ソース、ドレーン端に連結して電荷ポンプ機能をす
るｎチャンネルＭＯＳＦＥＴ（Ｍ１１，Ｍ１２）、上記
ｎチャンネルＭＯＳＦＥＴ（Ｍ１１，Ｍ１２）のゲート
に連結され、電源（Ｖｃｃ）にドレーンが連結され、ソ
ース及びゲートがクロス−カップルドされたクランピン
グ機能をするｎチャンネルＭＯＳＦＥＴ（Ｍ１３，Ｍ１
４）、及び上記ｎチャンネルＭＯＳＦＥＴ（Ｍ１１，Ｍ
１２）のゲートにドレーン及びゲートが連結されたダイ
オード型ｎチャンネルＭＯＳＦＥＴ（Ｍ１５，Ｍ１６）
で構成される。
−カップルド電荷ポンプを有する高電圧発生回路は図３
に示す通り、リング発生器から発生し、電源電圧（Ｖｃ
ｃ）大きさの振幅を有し、１８０°の位相差を有する第
１及び第２振動信号（φｏｓｃ１１，φｏｓｃ１２）を
共通ソース、ドレーン端に連結して電荷ポンプ機能をす
るｎチャンネルＭＯＳＦＥＴ（Ｍ１１，Ｍ１２）、上記
ｎチャンネルＭＯＳＦＥＴ（Ｍ１１，Ｍ１２）のゲート
に連結され、電源（Ｖｃｃ）にドレーンが連結され、ソ
ース及びゲートがクロス−カップルドされたクランピン
グ機能をするｎチャンネルＭＯＳＦＥＴ（Ｍ１３，Ｍ１
４）、及び上記ｎチャンネルＭＯＳＦＥＴ（Ｍ１１，Ｍ
１２）のゲートにドレーン及びゲートが連結されたダイ
オード型ｎチャンネルＭＯＳＦＥＴ（Ｍ１５，Ｍ１６）
で構成される。
【０００９】上記従来のクロスカップルド電荷ポンプを
有する高電圧発生回路の動作を図４を参照して説明する
と次の通りである。
有する高電圧発生回路の動作を図４を参照して説明する
と次の通りである。
【００１０】上記第１振動信号（φｏｓｃ１１）が電源
電圧（Ｖｃｃ）状態にあり、第２振動信号（φｏｓｃ１
２）が接地電位（Ｖｓｓ）にある状態であれば、キャパ
シタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ１１）のゲート端
であるノード（３３）は電源電圧（Ｖｃｃ）以上の電位
にあるため、オン（ＯＮ）状態になったクロスカップル
ドされたｎチャンネルＭＯＳＦＥＴ（Ｍ１４）によりキ
ャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ１２）のゲー
ト端であるノード（３４）は閾電圧の損失なく電源電圧
（Ｖｃｃ）に充電され、キャパシタ型ｎチャンネルＭＯ
ＳＦＥＴ（Ｍ１２）も電源電圧（Ｖｃｃ）に充電され
る。
電圧（Ｖｃｃ）状態にあり、第２振動信号（φｏｓｃ１
２）が接地電位（Ｖｓｓ）にある状態であれば、キャパ
シタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ１１）のゲート端
であるノード（３３）は電源電圧（Ｖｃｃ）以上の電位
にあるため、オン（ＯＮ）状態になったクロスカップル
ドされたｎチャンネルＭＯＳＦＥＴ（Ｍ１４）によりキ
ャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ１２）のゲー
ト端であるノード（３４）は閾電圧の損失なく電源電圧
（Ｖｃｃ）に充電され、キャパシタ型ｎチャンネルＭＯ
ＳＦＥＴ（Ｍ１２）も電源電圧（Ｖｃｃ）に充電され
る。
【００１１】上記第１振動信号（φｓｏｃ１１）が接地
電位（Ｖｓｓ）へ遷移し、上記第２振動信号（φｏｓｃ
１２）が電源電圧（Ｖｃｃ）へ遷移すると、キャパシタ
型ｎチャンネルＭＯＳＦＥＴ（Ｍ１２）により上記ｎチ
ャンネルＭＯＳＦＥＴ（Ｍ１２）のゲート端であるノー
ド（３４）は電源電圧（Ｖｃｃ）以上の電位にあるた
め、オン状態になったクロスカップルドされたｎチャン
ネルＭＯＳＦＥＴ（Ｍ１３）によりキャパシタ型ｎチャ
ンネルＭＯＳＦＥＴ（Ｍ１１）のゲート端であるノード
（３３）は閾電圧の損失なく電源電圧（Ｖｃｃ）に充電
され、キャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ１
１）も電源電圧（Ｖｃｃ）に充電される。
電位（Ｖｓｓ）へ遷移し、上記第２振動信号（φｏｓｃ
１２）が電源電圧（Ｖｃｃ）へ遷移すると、キャパシタ
型ｎチャンネルＭＯＳＦＥＴ（Ｍ１２）により上記ｎチ
ャンネルＭＯＳＦＥＴ（Ｍ１２）のゲート端であるノー
ド（３４）は電源電圧（Ｖｃｃ）以上の電位にあるた
め、オン状態になったクロスカップルドされたｎチャン
ネルＭＯＳＦＥＴ（Ｍ１３）によりキャパシタ型ｎチャ
ンネルＭＯＳＦＥＴ（Ｍ１１）のゲート端であるノード
（３３）は閾電圧の損失なく電源電圧（Ｖｃｃ）に充電
され、キャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ１
１）も電源電圧（Ｖｃｃ）に充電される。
【００１２】従って、ノード（３４）は電源電圧（Ｖｃ
ｃ）から電源電圧（Ｖｃｃ）以上の電圧（Ｖｃｃ＋Ｖ）
へ遷移し、上記遷移されたノード（３４）の電圧（Ｖｃ
ｃ＋Ｖ）はノード（３４）にドレーン及びゲートが連結
されたダイオード型ｎチャンネルＭＯＳＦＥＴ（Ｍ１
６）がオンされることにより出力端（Ｖｐｐ）に伝達さ
れた負荷キャパシタ（ＣＬ）を充電するようになる。
ｃ）から電源電圧（Ｖｃｃ）以上の電圧（Ｖｃｃ＋Ｖ）
へ遷移し、上記遷移されたノード（３４）の電圧（Ｖｃ
ｃ＋Ｖ）はノード（３４）にドレーン及びゲートが連結
されたダイオード型ｎチャンネルＭＯＳＦＥＴ（Ｍ１
６）がオンされることにより出力端（Ｖｐｐ）に伝達さ
れた負荷キャパシタ（ＣＬ）を充電するようになる。
【００１３】
【発明が解決しようとする課題】従って、上記従来のク
ロスカップルド電荷ポンプを有する高電圧発生回路は従
来のダイオード型クランピング素子が有する閾電圧損失
を除去し、１８０°の位相差を有する二つの振動信号及
びこれにより駆動されるキャパシタ（Ｍ１１，Ｍ１２）
を利用することにより従来の高電圧発生回路に比べて時
間上のデューティサイクルを倍加したが、上記出力端の
ダイオード型連結を有するｎチャンネルＭＯＳＦＥＴ
（Ｍ１５，Ｍ１６）の閾電圧損失を有するようになる問
題点がある。上記問題点を改善するために案出された本
発明は半導体素子においてクランピング素子及び電荷伝
達素子の閾電圧損失を除去して効率を高めた高電圧発生
回路を提供するにその目的がある。
ロスカップルド電荷ポンプを有する高電圧発生回路は従
来のダイオード型クランピング素子が有する閾電圧損失
を除去し、１８０°の位相差を有する二つの振動信号及
びこれにより駆動されるキャパシタ（Ｍ１１，Ｍ１２）
を利用することにより従来の高電圧発生回路に比べて時
間上のデューティサイクルを倍加したが、上記出力端の
ダイオード型連結を有するｎチャンネルＭＯＳＦＥＴ
（Ｍ１５，Ｍ１６）の閾電圧損失を有するようになる問
題点がある。上記問題点を改善するために案出された本
発明は半導体素子においてクランピング素子及び電荷伝
達素子の閾電圧損失を除去して効率を高めた高電圧発生
回路を提供するにその目的がある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に本発明は振動信号発生手段からの振動信号と電荷ポン
プ手段を利用して電源電圧以上の高電圧又は接地電圧以
下の負電圧を発生させる回路において、振動信号発生手
段及び電源に連結されており、上記振動信号発生手段か
らの第３振動信号を入力して動作する第１クランピング
手段と、上記振動信号発生手段及び電源に連結されてお
り、上記振動信号発生手段からの第４振動信号を入力と
して動作する第２クランピング手段と、上記振動信号発
生手段及び上記第１クランピング手段の出力端に連結さ
れており、上記振動信号発生手段からの第２振動信号入
力として動作する第１電荷ポンプ手段と、上記振動信号
手段及び上記第２クランピング手段の出力端に連結され
ており、上記振動信号発生手段からの第１振動信号を入
力として動作する第２電荷ポンプ手段と、上記第１及び
第２電荷ポンプ手段と第１および第２クランピング手段
の出力端に入力端が連結され、出力端は最終出力端に連
結された電荷伝達手段とで構成されて閾電圧損失を除去
することを特徴とする。
に本発明は振動信号発生手段からの振動信号と電荷ポン
プ手段を利用して電源電圧以上の高電圧又は接地電圧以
下の負電圧を発生させる回路において、振動信号発生手
段及び電源に連結されており、上記振動信号発生手段か
らの第３振動信号を入力して動作する第１クランピング
手段と、上記振動信号発生手段及び電源に連結されてお
り、上記振動信号発生手段からの第４振動信号を入力と
して動作する第２クランピング手段と、上記振動信号発
生手段及び上記第１クランピング手段の出力端に連結さ
れており、上記振動信号発生手段からの第２振動信号入
力として動作する第１電荷ポンプ手段と、上記振動信号
手段及び上記第２クランピング手段の出力端に連結され
ており、上記振動信号発生手段からの第１振動信号を入
力として動作する第２電荷ポンプ手段と、上記第１及び
第２電荷ポンプ手段と第１および第２クランピング手段
の出力端に入力端が連結され、出力端は最終出力端に連
結された電荷伝達手段とで構成されて閾電圧損失を除去
することを特徴とする。
【００１５】
【実施例】以下、添付図面を参照して本発明の一実施例
を詳細に説明する。
を詳細に説明する。
【００１６】図５は本発明による高電圧発生回路の回路
図であり、図６は図５の回路を具現したＮ−ウェル上の
断面図であり、図７は図５の各部の信号波形図であり、
図８は図５の入力振動信号発生回路の回路図である。図
中、５１，５２はクランピング回路、５３，５４は電荷
ポンプ回路、５５は電荷伝達回路、５６は初期状態調整
回路、Ｍ２１乃至Ｍ３１はＭＯＳＦＥＴ、ＲＬは負荷抵
抗、ＣＬは負荷キャパシタ、Ｇ１乃至Ｇ１０はインバー
タ、Ｇ１１，Ｇ１２はＮＡＮＤゲート、Ｇ１３，Ｇ１４
はＮＯＲゲートを夫々示す。
図であり、図６は図５の回路を具現したＮ−ウェル上の
断面図であり、図７は図５の各部の信号波形図であり、
図８は図５の入力振動信号発生回路の回路図である。図
中、５１，５２はクランピング回路、５３，５４は電荷
ポンプ回路、５５は電荷伝達回路、５６は初期状態調整
回路、Ｍ２１乃至Ｍ３１はＭＯＳＦＥＴ、ＲＬは負荷抵
抗、ＣＬは負荷キャパシタ、Ｇ１乃至Ｇ１０はインバー
タ、Ｇ１１，Ｇ１２はＮＡＮＤゲート、Ｇ１３，Ｇ１４
はＮＯＲゲートを夫々示す。
【００１７】本発明による高電圧発生回路は図５に示す
通り、リング発振器を通じて発生する１８０°の位相差
を有する第３及び第４振動信号（φｏｓｃ２３，φｏｓ
ｃ２４）を共通ソースドレーン端に連結したキャパシタ
型ｎチャンネルＭＯＳＦＥＴ（Ｍ２１，Ｍ２２）、電源
（Ｖｃｃ）にゲートとドレーンが連結され、上記ｎチャ
ンネルＭＯＳＦＥＴ（Ｍ２１，Ｍ２２）のゲート端であ
るノード（４１，４２）にソースが連結されたダイオー
ド型ｎチャンネルＭＯＳＦＥＴ（Ｍ２５，Ｍ２６）、及
び上記電源（Ｖｃｃ）にドレーンが連結され、上記ノー
ド（４１，４２）にゲートが連結されたｎチャンネルＭ
ＯＳＦＥＴ（Ｍ２７，Ｍ２８）で構成されたクランピン
グ回路（５１，５２）、１８０°の位相差を有する第１
及び第２振動信号（φｏｓｃ２１，φｏｓｃ２２）を共
通ソースドレーン端に連結し、上記ｎチャンネルＭＯＳ
ＦＥＴ（Ｍ２７，Ｍ２８）のソースにゲートを連結して
電荷ポンプ機能をするキャパシタ型ｎチャンネルＭＯＳ
ＦＥＴ（Ｍ２３，Ｍ２４）、上記ｎチャンネルＭＯＳＦ
ＥＴ（Ｍ２３，Ｍ２４）のゲート端であるノード（４
３，４４）にソースが夫々連結され、ゲートはクロスさ
れてノード（４４，４３）に連結され、ドレーンは最終
出力端（Ｖｐｐ）に連結されたｐチャンネルＭＯＳＦＥ
Ｔ（Ｍ２９．Ｍ３０）で構成された電荷伝達回路（５
５）及び電源（Ｖｃｃ）にドレーン及びゲートが連結さ
れ、最終出力端（Ｖｐｐ）にソースが連結されて、最終
出力端（Ｖｐｐ）の初期状態を調整するｎチャンネルＭ
ＯＳＦＥＴ（Ｍ３１）で構成された初期状態調整回路
（５６）で構成される。
通り、リング発振器を通じて発生する１８０°の位相差
を有する第３及び第４振動信号（φｏｓｃ２３，φｏｓ
ｃ２４）を共通ソースドレーン端に連結したキャパシタ
型ｎチャンネルＭＯＳＦＥＴ（Ｍ２１，Ｍ２２）、電源
（Ｖｃｃ）にゲートとドレーンが連結され、上記ｎチャ
ンネルＭＯＳＦＥＴ（Ｍ２１，Ｍ２２）のゲート端であ
るノード（４１，４２）にソースが連結されたダイオー
ド型ｎチャンネルＭＯＳＦＥＴ（Ｍ２５，Ｍ２６）、及
び上記電源（Ｖｃｃ）にドレーンが連結され、上記ノー
ド（４１，４２）にゲートが連結されたｎチャンネルＭ
ＯＳＦＥＴ（Ｍ２７，Ｍ２８）で構成されたクランピン
グ回路（５１，５２）、１８０°の位相差を有する第１
及び第２振動信号（φｏｓｃ２１，φｏｓｃ２２）を共
通ソースドレーン端に連結し、上記ｎチャンネルＭＯＳ
ＦＥＴ（Ｍ２７，Ｍ２８）のソースにゲートを連結して
電荷ポンプ機能をするキャパシタ型ｎチャンネルＭＯＳ
ＦＥＴ（Ｍ２３，Ｍ２４）、上記ｎチャンネルＭＯＳＦ
ＥＴ（Ｍ２３，Ｍ２４）のゲート端であるノード（４
３，４４）にソースが夫々連結され、ゲートはクロスさ
れてノード（４４，４３）に連結され、ドレーンは最終
出力端（Ｖｐｐ）に連結されたｐチャンネルＭＯＳＦＥ
Ｔ（Ｍ２９．Ｍ３０）で構成された電荷伝達回路（５
５）及び電源（Ｖｃｃ）にドレーン及びゲートが連結さ
れ、最終出力端（Ｖｐｐ）にソースが連結されて、最終
出力端（Ｖｐｐ）の初期状態を調整するｎチャンネルＭ
ＯＳＦＥＴ（Ｍ３１）で構成された初期状態調整回路
（５６）で構成される。
【００１８】上記振動信号（φｏｓｃ２１乃至φｏｓｃ
２４）は、図８に示す通り、発振器から発生した入力振
動信号（φｏｓｃ３１）を入力とし、直列接続されたイ
ンバータ（Ｇ１乃至Ｇ８）各出力端の遅延信号（第１乃
至第４遅延信号）を論理ゲートで操作して発生させる。
即ち、第２振動信号（φｏｓｃ２２）は２つのインバー
タ（Ｇ１，Ｇ２）を通過した第１遅延信号（６１）と直
列接続された８つのインバータ（Ｇ１乃至Ｇ８）を通過
した第４遅延信号（６４）をＮＯＲゲート（Ｇ１３）で
負正論理合した信号であり、第１振動信号（φｏｓｃ２
１）は上記第２遅延信号（６２）と第３遅延信号（６
３）をＮＯＲゲート（Ｇ１４）で負正論理合した後、イ
ンバータ（Ｇ１０）を通じて反転させた信号である。更
に、第４振動信号（φｏｓｃ２４）は直列連結された４
つのインバータ（Ｇ１乃至Ｇ４）を通過した第２遅延信
号（６２）と直列連結された６つのインバータ（Ｇ１乃
至Ｇ６）を通過した第３遅延信号（６３）をＮＡＮＤゲ
ート（Ｇ１２）で負正論理乗した信号であり、第３振動
信号（φｏｓｃ２３）は上記第１遅延信号（６１）及び
第４遅延信号（６４）をＮＡＮＤゲート（Ｇ１１）で負
正論理乗した後、インバータ（Ｇ９）を通じて反転させ
た信号である。
２４）は、図８に示す通り、発振器から発生した入力振
動信号（φｏｓｃ３１）を入力とし、直列接続されたイ
ンバータ（Ｇ１乃至Ｇ８）各出力端の遅延信号（第１乃
至第４遅延信号）を論理ゲートで操作して発生させる。
即ち、第２振動信号（φｏｓｃ２２）は２つのインバー
タ（Ｇ１，Ｇ２）を通過した第１遅延信号（６１）と直
列接続された８つのインバータ（Ｇ１乃至Ｇ８）を通過
した第４遅延信号（６４）をＮＯＲゲート（Ｇ１３）で
負正論理合した信号であり、第１振動信号（φｏｓｃ２
１）は上記第２遅延信号（６２）と第３遅延信号（６
３）をＮＯＲゲート（Ｇ１４）で負正論理合した後、イ
ンバータ（Ｇ１０）を通じて反転させた信号である。更
に、第４振動信号（φｏｓｃ２４）は直列連結された４
つのインバータ（Ｇ１乃至Ｇ４）を通過した第２遅延信
号（６２）と直列連結された６つのインバータ（Ｇ１乃
至Ｇ６）を通過した第３遅延信号（６３）をＮＡＮＤゲ
ート（Ｇ１２）で負正論理乗した信号であり、第３振動
信号（φｏｓｃ２３）は上記第１遅延信号（６１）及び
第４遅延信号（６４）をＮＡＮＤゲート（Ｇ１１）で負
正論理乗した後、インバータ（Ｇ９）を通じて反転させ
た信号である。
【００１９】図７を参照して上記本発明による高電圧発
生回路の作動を説明すると、次の通りである。
生回路の作動を説明すると、次の通りである。
【００２０】先ず、初期状態として、第４振動信号（φ
ｏｓｃ２４）及び第２振動信号（φｏｓｃ２２）が電源
電圧（Ｖｃｃ）の状態にあり、第３振動信号（φｏｓｃ
２３）及び第１振動信号（φｏｓｃ２１）が接地電位
（Ｖｓｓ）状態にあると仮定し、各振動信号の状態に伴
う回路の作動を説明すると次の通りである。
ｏｓｃ２４）及び第２振動信号（φｏｓｃ２２）が電源
電圧（Ｖｃｃ）の状態にあり、第３振動信号（φｏｓｃ
２３）及び第１振動信号（φｏｓｃ２１）が接地電位
（Ｖｓｓ）状態にあると仮定し、各振動信号の状態に伴
う回路の作動を説明すると次の通りである。
【００２１】第４振動信号（φｏｓｃ２４）が電源電圧
（Ｖｃｃ）状態であり、ｎチャンネルＭＯＳＦＥＴ（Ｍ
２６）のゲート及びドレーンが電源（Ｖｃｃ）に連結さ
れているため、キャパシタ型ｎチャンネルＭＯＳＦＥＴ
（Ｍ２２）を通じて上記ｎチャンネルＭＯＳＦＥＴ（Ｍ
２２）のゲート端であるノード（４２）は電源電圧（Ｖ
ｃｃ）以上の電圧状態（Ｖｃｃ＋Ｖ１）にあるようにな
り、ゲート端が上記ノード（４２）に連結されたｎチャ
ンネルＭＯＳＦＥＴ（Ｍ２８）はオン状態になって、電
圧損失なく上記ｎチャンネルＭＯＳＦＥＴ（Ｍ２８）の
ソース端であるノード（４４）に電源電圧（Ｖｃｃ）の
電位がそのまま伝達され、上記ノード（４４）にゲート
が連結されたキャパシタ型ｎチャンネルＭＯＳＦＥＴ
（Ｍ２４）は電源電圧（Ｖｃｃ）に充電された状態にあ
る。
（Ｖｃｃ）状態であり、ｎチャンネルＭＯＳＦＥＴ（Ｍ
２６）のゲート及びドレーンが電源（Ｖｃｃ）に連結さ
れているため、キャパシタ型ｎチャンネルＭＯＳＦＥＴ
（Ｍ２２）を通じて上記ｎチャンネルＭＯＳＦＥＴ（Ｍ
２２）のゲート端であるノード（４２）は電源電圧（Ｖ
ｃｃ）以上の電圧状態（Ｖｃｃ＋Ｖ１）にあるようにな
り、ゲート端が上記ノード（４２）に連結されたｎチャ
ンネルＭＯＳＦＥＴ（Ｍ２８）はオン状態になって、電
圧損失なく上記ｎチャンネルＭＯＳＦＥＴ（Ｍ２８）の
ソース端であるノード（４４）に電源電圧（Ｖｃｃ）の
電位がそのまま伝達され、上記ノード（４４）にゲート
が連結されたキャパシタ型ｎチャンネルＭＯＳＦＥＴ
（Ｍ２４）は電源電圧（Ｖｃｃ）に充電された状態にあ
る。
【００２２】第３振動信号（φｏｓｃ２３）が接地電位
（Ｖｓｓ）状態にあるため、キャパシタ型ｎチャンネル
ＭＯＳＦＥＴ（Ｍ２１）のゲート端であるノード（４
１）は電源（Ｖｃｃ）にゲート及びドレーンが連結され
てクランピング機能をするダイオード型ｎチャンネルＭ
ＯＳＦＥＴ（Ｍ２５）の特性により電源電圧（Ｖｃｃ）
より上記ｎチャンネルＭＯＳＦＥＴ（Ｍ２５）の閾電圧
（Ｖｔ）程低い電圧状態（Ｖｃｃ−Ｖｔ）に維持され、
第２振動信号（φｏｓｃ２２）が電源電圧（Ｖｃｃ）状
態であるため、キャパシタ型ｎチャンネルＭＯＳＦＥＴ
（Ｍ２３）を通じて上記ｎチャンネルＭＯＳＦＥＴ（Ｍ
２３）のゲート端であるノード（４３）は高電位（Ｖｃ
ｃ＋Ｖ２）を維持するため、接地電位状態にある第１振
動信号（φｏｓｃ２１）をドレーンソース入力とするキ
ャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２４）のゲー
ト端であるノード（４４）をクランピングさせて、上記
ノード（４１）にゲートが連結され、電源電圧（Ｖｃ
ｃ）にドレーンが連結されて、ソースがノード（４３）
に連結されたｎチャンネルＭＯＳＦＥＴ（Ｍ２７）がオ
フされるため、ノード（４４）は電源電圧（Ｖｃｃ）の
状態を維持する。
（Ｖｓｓ）状態にあるため、キャパシタ型ｎチャンネル
ＭＯＳＦＥＴ（Ｍ２１）のゲート端であるノード（４
１）は電源（Ｖｃｃ）にゲート及びドレーンが連結され
てクランピング機能をするダイオード型ｎチャンネルＭ
ＯＳＦＥＴ（Ｍ２５）の特性により電源電圧（Ｖｃｃ）
より上記ｎチャンネルＭＯＳＦＥＴ（Ｍ２５）の閾電圧
（Ｖｔ）程低い電圧状態（Ｖｃｃ−Ｖｔ）に維持され、
第２振動信号（φｏｓｃ２２）が電源電圧（Ｖｃｃ）状
態であるため、キャパシタ型ｎチャンネルＭＯＳＦＥＴ
（Ｍ２３）を通じて上記ｎチャンネルＭＯＳＦＥＴ（Ｍ
２３）のゲート端であるノード（４３）は高電位（Ｖｃ
ｃ＋Ｖ２）を維持するため、接地電位状態にある第１振
動信号（φｏｓｃ２１）をドレーンソース入力とするキ
ャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２４）のゲー
ト端であるノード（４４）をクランピングさせて、上記
ノード（４１）にゲートが連結され、電源電圧（Ｖｃ
ｃ）にドレーンが連結されて、ソースがノード（４３）
に連結されたｎチャンネルＭＯＳＦＥＴ（Ｍ２７）がオ
フされるため、ノード（４４）は電源電圧（Ｖｃｃ）の
状態を維持する。
【００２３】ノード（４３）は電源電圧以上の高電位
（Ｖｃｃ＋Ｖ２）状態であるため、出力端（Ｖｐｐ）が
電源以上の電圧状態にあると仮定すれば、ノード（４
４）にゲートが連結され、ノード（４３）にソースが連
結され、出力端（Ｖｐｐ）にドレーンが連結されたｐチ
ャンネルＭＯＳＦＥＴ（Ｍ２９）はオンされ、上記ノー
ド（４３）にゲートが連結され、上記ノード（４４）に
ソースが連結され、上記出力端（Ｖｐｐ）にドレーンが
連結されたｐチャンネルＭＯＳＦＥＴ（Ｍ３０）はオフ
されるため、ノード（４３）に誘起された高電位（Ｖｃ
ｃ＋Ｖ２）が損失なく出力端（Ｖｐｐ）に伝達される。
（Ｖｃｃ＋Ｖ２）状態であるため、出力端（Ｖｐｐ）が
電源以上の電圧状態にあると仮定すれば、ノード（４
４）にゲートが連結され、ノード（４３）にソースが連
結され、出力端（Ｖｐｐ）にドレーンが連結されたｐチ
ャンネルＭＯＳＦＥＴ（Ｍ２９）はオンされ、上記ノー
ド（４３）にゲートが連結され、上記ノード（４４）に
ソースが連結され、上記出力端（Ｖｐｐ）にドレーンが
連結されたｐチャンネルＭＯＳＦＥＴ（Ｍ３０）はオフ
されるため、ノード（４３）に誘起された高電位（Ｖｃ
ｃ＋Ｖ２）が損失なく出力端（Ｖｐｐ）に伝達される。
【００２４】リング発振器から発生される入力振動信号
（φｏｓｃ３１）により第３振動信号（φｏｓｃ２３）
及び第１振動信号（φｏｓｃ２１）が電源電圧状態（Ｖ
ｃｃ）に遷移し、第４振動信号（φｏｓｃ２４）及び第
２振動信号（φｏｓｃ２２）が接地電位（Ｖｓｓ）状態
に遷移した状態での回路の動作を説明すると、次の通り
である。
（φｏｓｃ３１）により第３振動信号（φｏｓｃ２３）
及び第１振動信号（φｏｓｃ２１）が電源電圧状態（Ｖ
ｃｃ）に遷移し、第４振動信号（φｏｓｃ２４）及び第
２振動信号（φｏｓｃ２２）が接地電位（Ｖｓｓ）状態
に遷移した状態での回路の動作を説明すると、次の通り
である。
【００２５】第３振動信号（φｏｓｃ２３）が電源電圧
（Ｖｃｃ）状態に遷移すると上記ダイオード型ｎチャン
ネルＭＯＳＦＥＴ（Ｍ２５）のクランピング動作と上記
キャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２１）を通
じてノード（４１）は電源電圧以上の電圧（Ｖｃｃ＋Ｖ
１）状態にあるようになって、ノード（４１）にゲート
が連結されたｎチャンネルＭＯＳＦＥＴ（Ｍ２７）はオ
ンされて、電圧損失なくノード（４３）に電源電圧（Ｖ
ｃｃ）の電位がそのまま伝達されて、上記ノード（４
３）にゲートが連結されたキャパシタ型ｎチャンネルＭ
ＯＳＦＥＴ（Ｍ２３）は電源電圧（Ｖｃｃ）に充電され
た状態にあるようになる。
（Ｖｃｃ）状態に遷移すると上記ダイオード型ｎチャン
ネルＭＯＳＦＥＴ（Ｍ２５）のクランピング動作と上記
キャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２１）を通
じてノード（４１）は電源電圧以上の電圧（Ｖｃｃ＋Ｖ
１）状態にあるようになって、ノード（４１）にゲート
が連結されたｎチャンネルＭＯＳＦＥＴ（Ｍ２７）はオ
ンされて、電圧損失なくノード（４３）に電源電圧（Ｖ
ｃｃ）の電位がそのまま伝達されて、上記ノード（４
３）にゲートが連結されたキャパシタ型ｎチャンネルＭ
ＯＳＦＥＴ（Ｍ２３）は電源電圧（Ｖｃｃ）に充電され
た状態にあるようになる。
【００２６】第４振動信号（φｏｓｃ２４）が接地電位
（Ｖｃｃ）状態にあるため、キャパシタ型ｎチャンネル
ＭＯＳＦＥＴ（Ｍ２２）のゲート端であるノード（４
２）は上記ダイオード型ｎチャンネルＭＯＳＦＥＴ（Ｍ
２６）の特性により電源電圧（Ｖｃｃ）より上記ｎチャ
ンネルＭＯＳＦＥＴ（Ｍ２６）の閾電圧（Ｖｔ）程低い
電圧状態（Ｖｃｃ−Ｖｔ）に維持され、第１振動信号
（φｏｓｃ２１）が電源電圧（Ｖｃｃ）状態であるた
め、上記キャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２
４）を通じてノード（４４）は高電位（Ｖｃｃ＋Ｖ２）
状態であるため、上記ｎチャンネルＭＯＳＦＥＴ（Ｍ２
８）がオフされて、ノード（４３）は電源電圧（Ｖｃ
ｃ）の状態をそのまま維持する。
（Ｖｃｃ）状態にあるため、キャパシタ型ｎチャンネル
ＭＯＳＦＥＴ（Ｍ２２）のゲート端であるノード（４
２）は上記ダイオード型ｎチャンネルＭＯＳＦＥＴ（Ｍ
２６）の特性により電源電圧（Ｖｃｃ）より上記ｎチャ
ンネルＭＯＳＦＥＴ（Ｍ２６）の閾電圧（Ｖｔ）程低い
電圧状態（Ｖｃｃ−Ｖｔ）に維持され、第１振動信号
（φｏｓｃ２１）が電源電圧（Ｖｃｃ）状態であるた
め、上記キャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２
４）を通じてノード（４４）は高電位（Ｖｃｃ＋Ｖ２）
状態であるため、上記ｎチャンネルＭＯＳＦＥＴ（Ｍ２
８）がオフされて、ノード（４３）は電源電圧（Ｖｃ
ｃ）の状態をそのまま維持する。
【００２７】上記ノード（４４）は電源電圧以上の高電
位（Ｖｃｃ＋Ｖ２）状態であるため、出力端（Ｖｐｐ）
が電源以上の電圧状態にあると仮定すれば、上記ｐチャ
ンネルＭＯＳＦＥＴ（Ｍ２９）はオフされ、上記ｐチャ
ンネルＭＯＳＦＥＴ（Ｍ２９）とクロス−カップルドさ
れたｐチャンネルＭＯＳＦＥＴ（Ｍ３０）はオンされる
ため、ノード（４４）に誘起された高電位（Ｖｃｃ＋Ｖ
２）が損失なく出力端（Ｖｐｐ）に伝達される。
位（Ｖｃｃ＋Ｖ２）状態であるため、出力端（Ｖｐｐ）
が電源以上の電圧状態にあると仮定すれば、上記ｐチャ
ンネルＭＯＳＦＥＴ（Ｍ２９）はオフされ、上記ｐチャ
ンネルＭＯＳＦＥＴ（Ｍ２９）とクロス−カップルドさ
れたｐチャンネルＭＯＳＦＥＴ（Ｍ３０）はオンされる
ため、ノード（４４）に誘起された高電位（Ｖｃｃ＋Ｖ
２）が損失なく出力端（Ｖｐｐ）に伝達される。
【００２８】上記各振動信号（φｏｓｃ２１乃至φｏｓ
ｃ２４）の遷移区間における電荷漏出による損失を防ぐ
ために、第２振動信号（φｏｓｃ２２）及び第３振動信
号（φｏｓｃ２３）は同時に接地電位（Ｖｓｓ）状態に
あってはならなく、第１振動信号（φｏｓｃ２１）及び
第４振動信号（φｏｓｃ２４）は同時に電源電圧（Ｖｃ
ｃ）状態にあってはならない。
ｃ２４）の遷移区間における電荷漏出による損失を防ぐ
ために、第２振動信号（φｏｓｃ２２）及び第３振動信
号（φｏｓｃ２３）は同時に接地電位（Ｖｓｓ）状態に
あってはならなく、第１振動信号（φｏｓｃ２１）及び
第４振動信号（φｏｓｃ２４）は同時に電源電圧（Ｖｃ
ｃ）状態にあってはならない。
【００２９】更に、半導体素子の電源をオンさせた初期
状態を調節するために、電源（Ｖｃｃ）にドレーン及び
ゲートが連結され、出力端（Ｖｐｐ）にソースが連結さ
れたｎチャンネルＭＯＳＦＥＴ（Ｍ３１）を用いてスタ
ート−アップ動作を遂行する。
状態を調節するために、電源（Ｖｃｃ）にドレーン及び
ゲートが連結され、出力端（Ｖｐｐ）にソースが連結さ
れたｎチャンネルＭＯＳＦＥＴ（Ｍ３１）を用いてスタ
ート−アップ動作を遂行する。
【００３０】上記ｎチャンネルＭＯＳＦＥＴ（Ｍ２１乃
至Ｍ２４）はゲート電極及びソース、ドレーン間にかか
るキャパシタに利用されるため、ゲートソース電圧（Ｖ
ＧＳ）が閾電圧以上になるときにのみチャンネルが形成
されて、ゲート面積に相応してゲート電極下の酸化層に
より生じるキャパシタ量をそのまま利用することができ
る。もし、ゲートソース電圧（ＶＧＳ）が閾電圧より低
いためトランジスタがオフ状態であれば、チャンネルが
生じないからゲートキャパシタンスは基板とゲートノー
ド間に大部分かかるようになる。
至Ｍ２４）はゲート電極及びソース、ドレーン間にかか
るキャパシタに利用されるため、ゲートソース電圧（Ｖ
ＧＳ）が閾電圧以上になるときにのみチャンネルが形成
されて、ゲート面積に相応してゲート電極下の酸化層に
より生じるキャパシタ量をそのまま利用することができ
る。もし、ゲートソース電圧（ＶＧＳ）が閾電圧より低
いためトランジスタがオフ状態であれば、チャンネルが
生じないからゲートキャパシタンスは基板とゲートノー
ド間に大部分かかるようになる。
【００３１】従って、電源をオンさせたときにもｎチャ
ンネルＭＯＳＦＥＴ（Ｍ２１乃至Ｍ２４）がオン状態に
あるときにのみ電源をオンさせた後、早い時間内に出力
端（Ｖｐｐ）を安定した状態で充電させることができ
る。
ンネルＭＯＳＦＥＴ（Ｍ２１乃至Ｍ２４）がオン状態に
あるときにのみ電源をオンさせた後、早い時間内に出力
端（Ｖｐｐ）を安定した状態で充電させることができ
る。
【００３２】電源がオンされると瞬間的に全てのノード
が接地状態を維持しながら電源電圧（Ｖｃｃ）に上昇し
て安定値を維持するようになると、ｎチャンネルＭＯＳ
ＦＥＴ（Ｍ２５，Ｍ２６）はノード（４１，４２）を夫
々電源電圧（Ｖｃｃ）より閾電圧（Ｖｔ）程低い電位
（Ｖｃｃ−Ｖｔ）に充電するようになり、これは更にｎ
チャンネルＭＯＳＦＥＴ（Ｍ２７，Ｍ２８）を通じてノ
ード（４３，４４）を夫々電源電圧（Ｖｃｃ）よりｎチ
ャンネルＭＯＳＦＥＴを二度通過した状態の閾電圧（２
Ｖｔ）程低い電位（Ｖｃｃ−２Ｖｔ）に充電されるた
め、上記条件を充足させる。
が接地状態を維持しながら電源電圧（Ｖｃｃ）に上昇し
て安定値を維持するようになると、ｎチャンネルＭＯＳ
ＦＥＴ（Ｍ２５，Ｍ２６）はノード（４１，４２）を夫
々電源電圧（Ｖｃｃ）より閾電圧（Ｖｔ）程低い電位
（Ｖｃｃ−Ｖｔ）に充電するようになり、これは更にｎ
チャンネルＭＯＳＦＥＴ（Ｍ２７，Ｍ２８）を通じてノ
ード（４３，４４）を夫々電源電圧（Ｖｃｃ）よりｎチ
ャンネルＭＯＳＦＥＴを二度通過した状態の閾電圧（２
Ｖｔ）程低い電位（Ｖｃｃ−２Ｖｔ）に充電されるた
め、上記条件を充足させる。
【００３３】上記の通り、初期状態を調節するｎチャン
ネルＭＯＳＦＥＴ（Ｍ３１）は電源をオンさせるときに
のみ出力端（Ｖｐｐ）を電源電圧（Ｖｃｃ）より閾電圧
（Ｖｔ）程低い電位（Ｖｃｃ−Ｖｔ）に充電させ、以後
に出力端（Ｖｐｐ）が電源電圧以上の電圧に充電される
とオフ状態に継続維持される。
ネルＭＯＳＦＥＴ（Ｍ３１）は電源をオンさせるときに
のみ出力端（Ｖｐｐ）を電源電圧（Ｖｃｃ）より閾電圧
（Ｖｔ）程低い電位（Ｖｃｃ−Ｖｔ）に充電させ、以後
に出力端（Ｖｐｐ）が電源電圧以上の電圧に充電される
とオフ状態に継続維持される。
【００３４】図６は上記の通り構成される高電圧発生回
路をｐ型基板上のＮ−ウェル上に実現させた断面図を示
す。
路をｐ型基板上のＮ−ウェル上に実現させた断面図を示
す。
【００３５】ｐチャンネルＭＯＳＦＥＴの基板になるＮ
−ウェルには出力端が連結されており、ノード（４３，
４４）の電位が出力ノード（Ｖｐｐ）の電位より高くな
るとチャンネルを通じた電荷伝達と同時にノード（４
３，４４）と基板、出力端（Ｖｐｐ）のＰ−Ｎ接合がオ
ンされて出力端（Ｖｐｐ）への電荷伝達動作を遂行する
ようになる。
−ウェルには出力端が連結されており、ノード（４３，
４４）の電位が出力ノード（Ｖｐｐ）の電位より高くな
るとチャンネルを通じた電荷伝達と同時にノード（４
３，４４）と基板、出力端（Ｖｐｐ）のＰ−Ｎ接合がオ
ンされて出力端（Ｖｐｐ）への電荷伝達動作を遂行する
ようになる。
【００３６】上記の通り構成されて動作する本発明は電
源電圧以上の高電圧を必要とするＣＭＯＳ型に構成され
る半導体素子においてクランピング素子及び電荷伝達素
子の閾電圧損失を除去することにより十分な電源電圧以
上の高電圧を用いて半導体素子の誤動作を防止すること
ができる効果がある。
源電圧以上の高電圧を必要とするＣＭＯＳ型に構成され
る半導体素子においてクランピング素子及び電荷伝達素
子の閾電圧損失を除去することにより十分な電源電圧以
上の高電圧を用いて半導体素子の誤動作を防止すること
ができる効果がある。
【図１】従来の高電圧発生回路の回路図である。
【図２】図１の各部の信号波形図である。
【図３】従来のクロスカップルド電荷ポンプを有する高
電圧発生回路の回路図である。
電圧発生回路の回路図である。
【図４】図３の各部の信号波形図である。
【図５】本発明による高電圧発生回路の回路図である。
【図６】図５の回路を具現したＮ−ウェル上の断面図で
ある。
ある。
【図７】図５の各部の信号波形図である。
【図８】図５の入力振動信号発生回路の回路図である。
５１，５２ クランピング回路 ５３，５４ 電荷ポンプ回路 ５５ 電荷伝達回路 ５６ 初期状態調整回路 ６１ 第１遅延信号 ６２ 第２遅延信号 ６３ 第３遅延信号 ６４ 第４遅延信号 ＣＬ 負荷キャパシタ Ｇ１乃至Ｇ１０ インバータ Ｇ１１，Ｇ１２ ＮＡＮＤゲート Ｇ１３，Ｇ１４ ＮＯＲゲート Ｍ２１乃至Ｍ３１ ＭＯＳＦＥＴ ＲＬ 負荷抵抗
Claims (8)
- 【請求項１】 振動信号発生手段からの振動信号と電荷
ポンプ手段を利用して電源電圧（Ｖｃｃ）以上の高電圧
又は接地電圧（Ｖｓｓ）以下の負電圧を発生させる回路
において；振動信号発生手段及び電源（Ｖｃｃ）に連結
されており、上記振動信号発生手段からの第３振動信号
（φｏｓｃ２３）を入力して動作する第１クランピング
手段（５１）と、 上記振動信号発生手段及び電源に連結されており、上記
振動信号発生手段からの第４振動信号（φｏｓｃ２４）
を入力として動作する第２クランピング手段（５２）
と、 上記振動信号発生手段及び上記第１クランピング手段
（５１）の出力端に連結されており、上記振動信号発生
手段からの第２振動信号（φｏｓｃ２２）入力として動
作する第１電荷ポンプ手段（５３）と、 上記振動信号発生手段及び上記第２クランピング手段
（５２）の出力端に連結されており、上記振動信号発生
手段からの第１振動信号（φｏｓｃ２１）入力として動
作する第２電荷ポンプ手段（５４）と、 上記第１及び第２電荷ポンプ手段（５３，５４）と第１
及び第２クランピング手段（５１，５２）の出力端に入
力端が連結され、出力端は最終出力端（Ｖｐｐ）に連結
された電荷伝達手段（５５）とから構成されて、閾電圧
損失を除去することを特徴とする半導体素子の高電圧発
生回路。 - 【請求項２】 電源（Ｖｃｃ）にドレーン及びゲートが
連結され、上記最終出力端（Ｖｐｐ）にソースが連結さ
れたダイオード型ｎチャンネルＭＯＳＦＥＴ（Ｍ３１）
で構成された初期状態調節手段（５６）を更に含むこと
を特徴とする請求項１記載の半導体素子の高電圧発生回
路。 - 【請求項３】 上記第１及び第２クランピング手段（５
１，５２）は第３及び第４振動信号（φｏｓｃ２３，φ
ｏｓｃ２４）を夫々の共通ソース、ドレーン端に入力す
るキャパシタ型ｎチャンネルＭＯＳＦＥＴ（Ｍ２１，Ｍ
２２）と、 電源（Ｖｃｃ）にドレーン及びゲートが夫々連結され、
上記ｎチャンネルＭＯＳＦＥＴ（Ｍ２１，Ｍ２２）のゲ
ートにソースが夫々連結されたダイオード型ｎチャンネ
ルＭＯＳＦＥＴ（Ｍ２５，Ｍ２６）と、 電源（Ｖｃｃ）にドレーンが夫々連結され、上記ｎチャ
ンネルＭＯＳＦＥＴ（Ｍ２１，Ｍ２２）のゲートにゲー
トが夫々連結され、上記電荷ポンプ手段（５３，５４）
にソースが夫々連結されたｎチャンネルＭＯＳＦＥＴ
（Ｍ２７，Ｍ２８）で構成されることを特徴とする請求
項１記載の半導体素子の高電圧発生回路。 - 【請求項４】 上記電荷伝達手段（５５）は上記クラン
ピング手段（５１，５２）の出力端にゲート及びソース
がクロスカップルドされて連結され、ドレーンは上記最
終出力端（Ｖｐｐ）に連結されたｐチャンネルＭＯＳＦ
ＥＴ（Ｍ２９，Ｍ３０）で構成されることを特徴とする
請求項１記載の半導体素子の高電圧発生回路。 - 【請求項５】 上記第４振動信号（φｏｓｃ２４）は上
記振動信号発生手段から発生する入力振動信号（φｏｓ
ｃ３１）を直列連結された４つのインバータ（Ｇ１乃至
Ｇ４）を通じて遅延させた第２遅延信号（６２）と、直
列連結された６つのインバータ（Ｇ１乃至Ｇ６）を通じ
て遅延させた第３遅延信号（６３）をＮＡＮＤゲート
（Ｇ１２）で負正論理乗した信号であることを特徴とす
る請求項１記載の半導体素子の高電圧発生回路。 - 【請求項６】 上記第３振動信号（φｏｓｃ２３）は上
記振動信号発生手段から発生する入力振動信号（φｏｓ
ｃ３１）を直列連結された２つのインバータ（Ｇ１，Ｇ
２）を通じて遅延させた第１遅延信号（６１）と、直列
連結された８つのインバータ（Ｇ１乃至Ｇ８）を通じて
遅延させた第４遅延信号（６４）をＮＡＮＤゲート（Ｇ
１１）で負正論理乗した後、インバータ（Ｇ９）を通じ
て反転させた信号であることを特徴とする請求項１記載
の半導体素子の高電圧発生回路。 - 【請求項７】 上記第２振動信号（φｏｓｃ２２）は、
上記振動信号発生手段から発生する入力振動信号（φｏ
ｓｃ３１）を直列連結された２つのインバータ（Ｇ１，
Ｇ２）を通じて遅延させた第１遅延信号（６１）と、直
列連結された８つのインバータ（Ｇ１乃至Ｇ８）を通じ
て遅延させた第４遅延信号（６４）をＮＯＲゲート（Ｇ
１３）で負正論理合した信号であることを特徴とする請
求項１記載の半導体素子の高電圧発生回路。 - 【請求項８】 上記第１振動信号（φｏｓｃ２１）は、
上記振動信号発生手段から発生する入力振動信号（φｏ
ｓｃ３１）を直列連結された４つのインバータ（Ｇ１乃
至Ｇ４）を通じて遅延させた第２遅延信号（６２）と、
６つのインバータ（Ｇ１乃至Ｇ６）を通じて遅延させた
第３遅延信号（６３）をＮＯＲゲート（Ｇ１４）で負正
論理合した後、インバータ（Ｇ１０）を通じて反転させ
た信号であることを特徴とする請求項１記載の半導体素
子の高電圧発生回路。
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