JPH0522085A - Edge Triggered Flip Flop - Google Patents

Edge Triggered Flip Flop

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Publication number
JPH0522085A
JPH0522085A JP3173729A JP17372991A JPH0522085A JP H0522085 A JPH0522085 A JP H0522085A JP 3173729 A JP3173729 A JP 3173729A JP 17372991 A JP17372991 A JP 17372991A JP H0522085 A JPH0522085 A JP H0522085A
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JP
Japan
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input
circuit
nand circuit
output
nand
Prior art date
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JP3173729A
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Japanese (ja)
Inventor
Kazuya Takahata
一哉 高畠
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
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Abstract

PURPOSE:To change an output twice in one period of a clock input and to enable the output by changing the output corresponding to a data input in both the cases of clock input rise and fall. CONSTITUTION:This device is composed of NAND circuits 1-10 and a NOT circuit 11. A state parameter E is the same as the value of a data input D while a clock input C is '0' and the value of the state parameter E in the rise of the clock input C is held while the clock input C is one. on the other hand, a state parameter F is the same as the value of the data input D while the clock input C is '1' and the value of the state parameter F in the fall of the clock input C is held while the clock input C is '0'. An output Q is the same value as the side held corresponding to the value of the clock input C among the state parameters E and F. Therefore, the value of the data input D is obtained as the output Q in the rise and fall of the clock input C.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はディジタル回路に使用す
るエッジ・トリガド・フリップフロップに関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an edge triggered flip-flop used in a digital circuit.

【０００２】[0002]

【従来の技術】従来のエッジ・トリガド・フリップフロ
ップは、例えば図５のように、６個のＮＡＮＤ回路４１
〜４６により構成されていた。ＮＡＮＤ回路４２の一方
の入力端にはデータ入力Ｄが入力され、ＮＡＮＤ回路４
３の他方の入力端およびＮＡＮＤ回路４４の第３の入力
端にはクロック入力Ｃが入力される。ＮＡＮＤ回路４２
の出力端はＮＡＮＤ回路４４の第２の入力端とＮＡＮＤ
回路４１の他方の入力端とに接続されている。ＮＡＮＤ
回路４１の出力端はＮＡＮＤ回路４３の一方の入力端に
接続されており、ＮＡＮＤ回路４３の出力端はＮＡＮＤ
回路４１，４５の一方の入力端とＮＡＮＤ回路４４の第
１の入力端とに接続されている。ＮＡＮＤ回路４４の出
力端はＮＡＮＤ回路４２，４６の他方の入力端に接続さ
れている。ＮＡＮＤ回路４５の出力端はＮＡＮＤ回路４
６の一方の入力端に接続されており、ＮＡＮＤ回路４６
の出力端はＮＡＮＤ回路４５の他方の入力端に接続され
ている。なおＡ，Ｂは状態変数であり、Ｑは状態変数で
あると共に出力である。2. Description of the Related Art A conventional edge-triggered flip-flop has six NAND circuits 41 as shown in FIG.
˜46. The data input D is input to one input terminal of the NAND circuit 42, and the NAND circuit 4
The clock input C is input to the other input terminal of the NAND gate 3 and the third input terminal of the NAND circuit 44. NAND circuit 42
Is connected to the second input end of the NAND circuit 44 and the NAND
It is connected to the other input terminal of the circuit 41. NAND
The output end of the circuit 41 is connected to one input end of the NAND circuit 43, and the output end of the NAND circuit 43 is NAND.
It is connected to one input end of the circuits 41 and 45 and the first input end of the NAND circuit 44. The output terminal of the NAND circuit 44 is connected to the other input terminals of the NAND circuits 42 and 46. The output end of the NAND circuit 45 is the NAND circuit 4
6 is connected to one input terminal of the NAND circuit 46.
Is connected to the other input end of the NAND circuit 45. A and B are state variables, and Q is a state variable and an output.

【０００３】このエッジ・トリガド・フリップフロップ
の状態変数Ａ，Ｂ，Ｑに対する応用方程式は下記数１の
ようになる。An applied equation for the state variables A, B, and Q of this edge-triggered flip-flop is given by the following formula 1.

【０００４】[0004]

【数１】 [Equation 1]

【０００５】ここで「’」は微小時間後の状態変数を示
すものである。上記数１の応用方程式から状態遷移は図
６のようになる。すなわちクロック入力Ｃが０のとき、
データ入力Ｄの値に関わらずＡＢＱの状態は１１０か１
１１にある。この状態はクロック入力Ｃの立ち上がり時
まで保持される。クロック入力Ｃの立ち上がりにより、
データ入力Ｄが０ならばＡＢＱの状態は１００に移り、
データ入力Ｄが１ならば０１１に移る。クロック入力Ｃ
が１の間はその状態が保持され、クロック入力Ｃの立ち
下がりにより、ＡＢＱの状態が１００であれば１１０に
移り、０１１であれば１１１に移る。よって下記表１に
示すように、クロック入力Ｃの立ち上がり時以外では出
力Ｑは変化せず、クロック入力Ｃの立ち上がり時点のデ
ータ入力Ｄの内容が出力Ｑとして得られる。Here, "'" indicates a state variable after a minute time. From the application equation of Equation 1 above, the state transition is as shown in FIG. That is, when the clock input C is 0,
The state of ABQ is 110 or 1 regardless of the value of data input D
11th. This state is held until the rising edge of the clock input C. By the rising edge of clock input C,
If the data input D is 0, the state of ABQ moves to 100,
If the data input D is 1, the processing moves to 011. Clock input C
The state is maintained while is 1, and when the state of ABQ is 100 due to the fall of the clock input C, the process moves to 110, and if 011, the process moves to 111. Therefore, as shown in Table 1 below, the output Q does not change except when the clock input C rises, and the content of the data input D at the rising time of the clock input C is obtained as the output Q.

【０００６】[0006]

【表１】 [Table 1]

【０００７】[0007]

【発明が解決しようとする課題】従来のエッジ・トリガ
ド・フリップフロップでは、クロック入力Ｃの立ち上が
りでのみデータ入力Ｄの値に応じて出力Ｑが変化するの
で、クロック入力Ｃの一周期中に１回しか出力Ｑの変化
が起こらないという問題点を有していた。本発明はかか
る事情に鑑みて成されたものであり、クロック入力の一
周期中に出力を２回変化させることができるエッジ・ト
リガド・フリップフロップを提供することを目的とす
る。In the conventional edge-triggered flip-flop, the output Q changes according to the value of the data input D only at the rising edge of the clock input C. The problem is that the output Q changes only once. The present invention has been made in view of such circumstances, and an object thereof is to provide an edge-triggered flip-flop capable of changing the output twice during one cycle of the clock input.

【０００８】[0008]

【課題を解決するための手段】本発明は、クロック入力
の立ち上がり時と立ち下がり時との双方においてデータ
入力に応じて出力が変化する構成としたことを特徴とし
ている。The present invention is characterized in that the output changes depending on the data input at both the rising edge and the falling edge of the clock input.

【０００９】[0009]

【作用】クロック入力の立ち上がり時と立ち下がり時と
の双方においてデータ入力に応じて出力が変化する。The output changes depending on the data input at both the rising edge and the falling edge of the clock input.

【００１０】[0010]

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。 （実施例１）図１は本発明の実施例１におけるエッジ・
トリガド・フリップフロップの回路図で、このエッジ・
トリガド・フリップフロップは、１０個のＮＡＮＤ回路
１〜１０と、１個のＮＯＴ回路１１とにより構成されて
いる。ＮＡＮＤ回路３の一方の入力端とＮＯＴ回路１１
の入力端とＮＡＮＤ回路４の他方の入力端とにはクロッ
ク入力Ｃが入力され、ＮＡＮＤ回路１，２，４，５の一
方の入力端にはデータ入力Ｄが入力される。ＮＯＴ回路
１１の出力端はＮＡＮＤ回路１の他方の入力端とＮＡＮ
Ｄ回路６の一方の入力端とに接続されており、ＮＡＮＤ
回路１の出力端はＮＡＮＤ回路７の第１の入力端に接続
されている。ＮＡＮＤ回路２の出力端はＮＡＮＤ回路７
の第２の入力端に接続されており、ＮＡＮＤ回路３の出
力端はＮＡＮＤ回路７の第３の入力端とＮＡＮＤ回路１
０の第１の入力端とに接続されている。ＮＡＮＤ回路４
の出力端はＮＡＮＤ回路８の第１の入力端に接続されて
おり、ＮＡＮＤ回路５の出力端はＮＡＮＤ回路８の第２
の入力端に接続されている。ＮＡＮＤ回路６の出力端は
ＮＡＮＤ回路８，１０の第３の入力端に接続されてい
る。ＮＡＮＤ回路７の出力端はＮＡＮＤ回路９の一方の
入力端とＮＡＮＤ回路２，３の他方の入力端とに接続さ
れており、ＮＡＮＤ回路８の出力端はＮＡＮＤ回路５，
６，９の他方の入力端に接続されている。ＮＡＮＤ回路
９の出力端はＮＡＮＤ回路１０の第２の入力端に接続さ
れており、ＮＡＮＤ回路１０の出力端に出力Ｑが得られ
る。なおＥ，Ｆは状態変数である。Embodiments of the present invention will now be described in detail with reference to the drawings. (Embodiment 1) FIG.
In the schematic diagram of the triggered flip-flop,
The triggered flip-flop is composed of ten NAND circuits 1 to 10 and one NOT circuit 11. One input terminal of the NAND circuit 3 and the NOT circuit 11
The clock input C is input to the other input terminal of the NAND circuit 4 and the other input terminal of the NAND circuit 4, and the data input D is input to one input terminal of the NAND circuits 1, 2, 4, and 5. The output end of the NOT circuit 11 and the other input end of the NAND circuit 1 are NAN
NAND connected to one input end of the D circuit 6
The output terminal of the circuit 1 is connected to the first input terminal of the NAND circuit 7. The output end of the NAND circuit 2 is the NAND circuit 7
Is connected to the second input end of the NAND circuit 3 and the output end of the NAND circuit 3 is connected to the third input end of the NAND circuit 7 and the NAND circuit 1.
0 is connected to the first input end. NAND circuit 4
Is connected to the first input terminal of the NAND circuit 8, and the output terminal of the NAND circuit 5 is connected to the second input terminal of the NAND circuit 8.
Is connected to the input end of. The output terminal of the NAND circuit 6 is connected to the third input terminals of the NAND circuits 8 and 10. The output terminal of the NAND circuit 7 is connected to one input terminal of the NAND circuit 9 and the other input terminals of the NAND circuits 2 and 3, and the output terminal of the NAND circuit 8 is connected to the NAND circuit 5 and 5.
It is connected to the other input terminal of 6, 9. The output terminal of the NAND circuit 9 is connected to the second input terminal of the NAND circuit 10, and the output Q is obtained at the output terminal of the NAND circuit 10. E and F are state variables.

【００１１】このエッジ・トリガド・フリップフロップ
の状態変数Ｅ，Ｆに対する応用方程式および出力Ｑに対
する出力方程式は下記数２のようになる。The applied equations for the state variables E and F of this edge-triggered flip-flop and the output equation for the output Q are as shown in the following equation 2.

【００１２】[0012]

【数２】 [Equation 2]

【００１３】ここで「’」は微小時間後の状態変数を示
すものである。上記数２の応用方程式から、状態変数Ｅ
の状態遷移は図２のようになり、状態変数Ｆの状態遷移
は図３のようになる。すなわち状態変数Ｅは、クロック
入力Ｃが０の期間中、データ入力Ｄの値と同じになる。
またクロック入力Ｃの立ち上がり時における状態変数Ｅ
の値は、クロック入力Ｃが１の期間中保持される。一
方、状態変数Ｆは、クロック入力Ｃが１の期間中、デー
タ入力Ｄの値と同じになる。またクロック入力Ｃの立ち
下がり時における状態変数Ｆの値は、クロック入力Ｃが
０の期間中保持される。そして出力Ｑは、状態変数Ｅ，
Ｆのうちクロック入力Ｃの値に応じて保持されている側
と同じ値になる。したがって下記表２に示すように、ク
ロック入力Ｃの立ち上がり時および立ち下がり時におけ
るデータ入力Ｄの値が出力Ｑとして得られる。Here, "'" indicates a state variable after a minute time. From the application equation of Equation 2 above, the state variable E
2 and the state transition of the state variable F is as shown in FIG. That is, the state variable E becomes the same as the value of the data input D while the clock input C is 0.
Also, the state variable E at the rising edge of the clock input C
The value of is held while the clock input C is 1. On the other hand, the state variable F is the same as the value of the data input D while the clock input C is 1. The value of the state variable F at the fall of the clock input C is held while the clock input C is 0. The output Q is then the state variable E,
According to the value of the clock input C, the value of F becomes the same as that of the held side. Therefore, as shown in Table 2 below, the value of the data input D at the rising and falling edges of the clock input C is obtained as the output Q.

【００１４】[0014]

【表２】 [Table 2]

【００１５】このように、クロック入力Ｃの立ち上がり
時と立ち下がり時との双方においてデータ入力Ｄの値に
応じて出力Ｑが変化する。 （実施例２）図４は本発明の実施例２におけるエッジ・
トリガド・フリップフロップの回路図で、このエッジ・
トリガド・フリップフロップは、１０個のＮＡＮＤ回路
２１〜３０と、ＮＯＴ回路３１とにより構成されてい
る。ＮＡＮＤ回路２１，２４の一方の入力端とＮＯＴ回
路３１の入力端とにはクロック入力Ｃが入力され、ＮＡ
ＮＤ回路２３，２５の一方の入力端にはデータ入力Ｄが
入力される。ＮＯＴ回路３１の出力端はＮＡＮＤ回路２
２，２６の一方の入力端に接続されており、ＮＡＮＤ回
路２１の出力端はＮＡＮＤ回路２３の他方の入力端に接
続されている。ＮＡＮＤ回路２２の出力端はＮＡＮＤ回
路２５の他方の入力端に接続されており、ＮＡＮＤ回路
２３の出力端はＮＡＮＤ回路２７の一方の入力端に接続
されている。ＮＡＮＤ回路２４の出力端はＮＡＮＤ回路
２７の他方の入力端とＮＡＮＤ回路３０の第１の入力端
とに接続されており、ＮＡＮＤ回路２５の出力端はＮＡ
ＮＤ回路２８の一方の入力端に接続されている。ＮＡＮ
Ｄ回路２６の出力端はＮＡＮＤ回路２８の他方の入力端
とＮＡＮＤ回路３０の第３の入力端とに接続されてお
り、ＮＡＮＤ回路２７の出力端はＮＡＮＤ回路２９の一
方の入力端とＮＡＮＤ回路２４の他方の入力端とＮＡＮ
Ｄ回路２１の他方の入力端に設置された反転部２１ａと
に接続されている。ＮＡＮＤ回路２８の出力端はＮＡＮ
Ｄ回路２６，２９の他方の入力端とＮＡＮＤ回路２２の
他方の入力端に設置された反転部２２ａとに接続されて
おり、ＮＡＮＤ回路２９の出力端はＮＡＮＤ回路３０の
第２の入力端に接続されている。ＮＡＮＤ回路３０の出
力端に出力Ｑが得られる。なおＥ，Ｆは状態変数であ
る。In this way, the output Q changes according to the value of the data input D both at the rising edge and the falling edge of the clock input C. (Embodiment 2) FIG.
In the schematic diagram of the triggered flip-flop,
The triggered flip-flop is composed of 10 NAND circuits 21 to 30 and a NOT circuit 31. The clock input C is input to one input terminal of each of the NAND circuits 21 and 24 and the input terminal of the NOT circuit 31,
The data input D is input to one input terminal of each of the ND circuits 23 and 25. The output end of the NOT circuit 31 is the NAND circuit 2
2 and 26 are connected to one input terminal, and the output terminal of the NAND circuit 21 is connected to the other input terminal of the NAND circuit 23. The output end of the NAND circuit 22 is connected to the other input end of the NAND circuit 25, and the output end of the NAND circuit 23 is connected to one input end of the NAND circuit 27. The output end of the NAND circuit 24 is connected to the other input end of the NAND circuit 27 and the first input end of the NAND circuit 30, and the output end of the NAND circuit 25 is NA.
It is connected to one input terminal of the ND circuit 28. NAN
The output end of the D circuit 26 is connected to the other input end of the NAND circuit 28 and the third input end of the NAND circuit 30, and the output end of the NAND circuit 27 is connected to one input end of the NAND circuit 29 and the NAND circuit. 24 other input end and NAN
It is connected to the inverting section 21a installed at the other input end of the D circuit 21. The output end of the NAND circuit 28 is NAN
It is connected to the other input terminals of the D circuits 26 and 29 and the inverting section 22a installed at the other input terminal of the NAND circuit 22, and the output terminal of the NAND circuit 29 is connected to the second input terminal of the NAND circuit 30. It is connected. An output Q is obtained at the output end of the NAND circuit 30. E and F are state variables.

【００１６】このエッジ・トリガド・フリップフロップ
の状態変数Ｅ，Ｆに対する応用方程式および出力Ｑに対
する出力方程式は上記数２のようになる。したがって上
記実施例１と同様に、クロック入力Ｃの立ち上がり時と
立ち下がり時との双方においてデータ入力Ｄの値に応じ
て出力Ｑが変化する。なお上記実施例１，２において
は、クロック入力Ｃが変化するとき出力Ｑにグリッジが
出るのを防止するために、ＮＡＮＤ回路９，２９を設け
て、上記数２のように出力ＱにＥＦの項を含むように構
成したが、グリッジが出ても差し支えない場合は、勿論
ＮＡＮＤ回路９，２９を設けなくてもよい。The applied equations for the state variables E and F of this edge-triggered flip-flop and the output equation for the output Q are as shown in the above equation 2. Therefore, similarly to the first embodiment, the output Q changes according to the value of the data input D both at the rising edge and the falling edge of the clock input C. In the first and second embodiments, NAND circuits 9 and 29 are provided in order to prevent glitches from appearing in the output Q when the clock input C changes. Although it is configured so as to include the above item, the NAND circuits 9 and 29 may of course be omitted if the glitch can be generated.

【００１７】また本発明は上記実施例１，２のような具
体的な回路構成に限定されるものではない。Further, the present invention is not limited to the concrete circuit configuration as in the first and second embodiments.

【００１８】[0018]

【発明の効果】以上説明したように本発明によれば、ク
ロック入力の立ち上がり時と立ち下がり時との双方にお
いてデータ入力に応じて出力が変化する構成としたの
で、クロック入力の一周期中に出力を２回変化させるこ
とができるという優れた効果を奏する。As described above, according to the present invention, the output is changed according to the data input at both the rising edge and the falling edge of the clock input. It has an excellent effect that the output can be changed twice.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施例１におけるエッジ・トリガド・
フリップフロップの回路図である。FIG. 1 is an edge-triggered example according to a first embodiment of the present invention.
It is a circuit diagram of a flip-flop.

【図２】図１のエッジ・トリガド・フリップフロップに
おける状態変数Ｅの状態遷移の説明図である。FIG. 2 is an explanatory diagram of state transition of a state variable E in the edge triggered flip-flop shown in FIG.

【図３】図１のエッジ・トリガド・フリップフロップに
おける状態変数Ｆの状態遷移の説明図である。FIG. 3 is an explanatory diagram of state transition of a state variable F in the edge triggered flip-flop of FIG.

【図４】本発明の実施例２におけるエッジ・トリガド・
フリップフロップの回路図である。FIG. 4 is an edge triggered edge according to the second embodiment of the present invention.
It is a circuit diagram of a flip-flop.

【図５】従来のエッジ・トリガド・フリップフロップの
回路図である。FIG. 5 is a circuit diagram of a conventional edge triggered flip-flop.

【図６】従来のエッジ・トリガド・フリップフロップに
おける状態変数Ａ，Ｂ，Ｑの状態遷移の説明図である。FIG. 6 is an explanatory diagram of state transitions of state variables A, B, and Q in a conventional edge-triggered flip-flop.

【符号の説明】[Explanation of symbols]

１ ＮＡＮＤ回路 ２ ＮＡＮＤ回路 ３ ＮＡＮＤ回路 ４ ＮＡＮＤ回路 ５ ＮＡＮＤ回路 ６ ＮＡＮＤ回路 ７ ＮＡＮＤ回路 ８ ＮＡＮＤ回路 ９ ＮＡＮＤ回路 １０ ＮＡＮＤ回路 １１ ＮＯＴ回路 ２１ ＮＡＮＤ回路 ２１ａ 反転部 ２２ ＮＡＮＤ回路 ２２ａ 反転部 ２３ ＮＡＮＤ回路 ２４ ＮＡＮＤ回路 ２５ ＮＡＮＤ回路 ２６ ＮＡＮＤ回路 ２７ ＮＡＮＤ回路 ２８ ＮＡＮＤ回路 ２９ ＮＡＮＤ回路 ３０ ＮＡＮＤ回路 ３１ ＮＯＴ回路 1 NAND circuit 2 NAND circuit 3 NAND circuit 4 NAND circuit 5 NAND circuit 6 NAND circuit 7 NAND circuit 8 NAND circuit 9 NAND circuit 10 NAND circuit 11 NOT circuit 21 NAND circuit 21a Inversion unit 22 NAND circuit 22a Inversion unit 23 NAND circuit 24 NAND circuit 25 NAND circuit 26 NAND circuit 27 NAND circuit 28 NAND circuit 29 NAND circuit 30 NAND circuit 31 NOT circuit

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 クロック入力の立ち上がり時と立ち下が
り時との双方においてデータ入力に応じて出力が変化す
る構成としたことを特徴とするエッジ・トリガド・フリ
ップフロップ。1. An edge-triggered flip-flop having a structure in which an output changes in response to a data input at both a rising edge and a falling edge of a clock input. 【請求項２】 クロック入力の立ち上がり時におけるデ
ータ入力の値を保持する第１の保持手段と、前記クロッ
ク入力の立ち下がり時における前記データ入力の値を保
持する第２の保持手段と、前記クロック入力の立ち上が
り時から立ち下がり時までの期間中前記第１の保持手段
の出力を出力しかつクロック入力の立ち下がり時から立
ち上がり時までの期間中前記第２の保持手段の出力を出
力する出力手段とを設けたことを特徴とするエッジ・ト
リガド・フリップフロップ。2. A first holding means for holding the value of the data input at the rising edge of the clock input, a second holding means for holding the value of the data input at the falling edge of the clock input, and the clock. Output means for outputting the output of the first holding means during the period from the rising edge to the falling edge of the input and for outputting the output of the second holding means during the falling edge to the rising edge of the clock input An edge-triggered flip-flop characterized by having and. 【請求項３】 入力端にクロック入力が入力されるＮＯ
Ｔ回路と、一方の入力端にデータ入力が入力され他方の
入力端に前記ＮＯＴ回路の出力端が接続された第１のＮ
ＡＮＤ回路と、一方の入力端に前記データ入力が入力さ
れる第２のＮＡＮＤ回路と、一方の入力端に前記クロッ
ク入力が入力される第３のＮＡＮＤ回路と、一方の入力
端に前記データ入力が入力され他方の入力端に前記クロ
ック入力が入力される第４のＮＡＮＤ回路と、一方の入
力端に前記データ入力が入力される第５のＮＡＮＤ回路
と、一方の入力端に前記ＮＯＴ回路の出力端が接続され
た第６のＮＡＮＤ回路と、３つの入力端に前記第１〜第
３のＮＡＮＤ回路の出力端が接続されかつ出力端が前記
第２および第３のＮＡＮＤ回路の他方の入力端に接続さ
れた第７のＮＡＮＤ回路と、３つの入力端に前記第４〜
第６のＮＡＮＤ回路の出力端が接続されかつ出力端が前
記第５および第６のＮＡＮＤ回路の他方の入力端に接続
された第８のＮＡＮＤ回路と、２つの入力端に前記第７
および第８のＮＡＮＤ回路の出力端が接続された第９の
ＮＡＮＤ回路と、３つの入力端に前記第３，第６，第９
のＮＡＮＤ回路の出力端が接続された第１０のＮＡＮＤ
回路とを設け、前記第１０のＮＡＮＤ回路の出力端から
出力を得る構成としたことを特徴とするエッジ・トリガ
ド・フリップフロップ。3. A NO input with a clock input at the input end.
A T circuit and a first N having a data input input to one input end and an output end of the NOT circuit connected to the other input end.
An AND circuit, a second NAND circuit to which the data input is input to one input end, a third NAND circuit to which the clock input is input to one input end, and the data input to one input end Is input and the clock input is input to the other input end, a fifth NAND circuit to which the data input is input to one input end, and the NOT circuit of the NOT circuit to one input end. A sixth NAND circuit to which output terminals are connected, and three input terminals to which output terminals of the first to third NAND circuits are connected and whose output terminals are the other inputs of the second and third NAND circuits A seventh NAND circuit connected to one end and the fourth to
An eighth NAND circuit having an output terminal connected to the sixth NAND circuit and having an output terminal connected to the other input terminals of the fifth and sixth NAND circuits, and two input terminals connected to the seventh NAND circuit.
And a ninth NAND circuit to which the output terminals of the eighth NAND circuit are connected, and the third, sixth and ninth NAND circuits at the three input terminals.
10th NAND connected to the output end of the NAND circuit
An edge-triggered flip-flop, which is configured to obtain an output from the output terminal of the tenth NAND circuit. 【請求項４】 入力端にクロック入力が入力されるＮＯ
Ｔ回路と、一方の入力端に前記クロック入力が入力され
る第１のＮＡＮＤ回路と、一方の入力端に前記ＮＯＴ回
路の出力端が接続された第２のＮＡＮＤ回路と、一方の
入力端にデータ入力が入力され他方の入力端に前記第１
のＮＡＮＤ回路の出力端が接続された第３のＮＡＮＤ回
路と、一方の入力端に前記クロック入力が入力される第
４のＮＡＮＤ回路と、一方の入力端に前記データ入力が
入力され他方の入力端に前記第２のＮＡＮＤ回路の出力
端が接続された第５のＮＡＮＤ回路と、一方の入力端に
前記ＮＯＴ回路の出力端が接続された第６のＮＡＮＤ回
路と、２つの入力端に前記第３および第４のＮＡＮＤ回
路の出力端が接続されかつ出力端が前記第４のＮＡＮＤ
回路の他方の入力端と前記第１のＮＡＮＤ回路の他方の
入力端に設置された反転部とに接続された第７のＮＡＮ
Ｄ回路と、２つの入力端に前記第５および第６のＮＡＮ
Ｄ回路の出力端が接続されかつ出力端が前記第６のＮＡ
ＮＤ回路の他方の入力端と前記第２のＮＡＮＤ回路の他
方の入力端に設置された反転部とに接続された第８のＮ
ＡＮＤ回路と、２つの入力端に前記第７および第８のＮ
ＡＮＤ回路の出力端が接続された第９のＮＡＮＤ回路
と、３つの入力端に前記第４，６，９のＮＡＮＤ回路の
出力端が接続された第１０のＮＡＮＤ回路とを設け、前
記第１０のＮＡＮＤ回路の出力端から出力を得る構成と
したことを特徴とするエッジ・トリガド・フリップフロ
ップ。4. A NO input with a clock input at the input end.
A T circuit, a first NAND circuit to which the clock input is input to one input end, a second NAND circuit to which the output end of the NOT circuit is connected to one input end, and one input end A data input is input and the first input is applied to the other input end.
Third NAND circuit to which the output terminal of the NAND circuit is connected, a fourth NAND circuit to which the clock input is input at one input terminal, and the data input to the other input terminal at one input terminal A fifth NAND circuit whose end is connected to the output end of the second NAND circuit, a sixth NAND circuit whose one end is connected to the output end of the NOT circuit, and two input ends The output terminals of the third and fourth NAND circuits are connected and the output terminal thereof is the fourth NAND circuit.
A seventh NAN connected to the other input terminal of the circuit and the inverting section provided at the other input terminal of the first NAND circuit
D circuit and the fifth and sixth NANs at two input terminals
The output end of the D circuit is connected and the output end is the sixth NA.
An eighth N connected to the other input terminal of the ND circuit and the inverting unit provided at the other input terminal of the second NAND circuit.
An AND circuit, and the seventh and eighth N terminals at the two input terminals
A ninth NAND circuit to which the output terminals of the AND circuits are connected and a tenth NAND circuit to which the output terminals of the fourth, sixth and ninth NAND circuits are connected to three input terminals are provided, and the tenth NAND circuit is provided. Edge-triggered flip-flop having a configuration in which an output is obtained from the output terminal of the NAND circuit.
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* Cited by examiner, † Cited by third party
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WO1997038211A1 (en) 1996-04-08 1997-10-16 Mitsubishi Jidosha Kogyo Kabushiki Kaisha Valve device for engine

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WO1997038211A1 (en) 1996-04-08 1997-10-16 Mitsubishi Jidosha Kogyo Kabushiki Kaisha Valve device for engine

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