JPH0522085A - エツジ・トリガド・フリツプフロツプ - Google Patents
エツジ・トリガド・フリツプフロツプInfo
- Publication number
- JPH0522085A JPH0522085A JP3173729A JP17372991A JPH0522085A JP H0522085 A JPH0522085 A JP H0522085A JP 3173729 A JP3173729 A JP 3173729A JP 17372991 A JP17372991 A JP 17372991A JP H0522085 A JPH0522085 A JP H0522085A
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- JP
- Japan
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- circuit
- nand circuit
- output
- nand
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Abstract
(57)【要約】
【目的】クロック入力の一周期中に出力を２回変化させ
ることができるエッジ・トリガド・フリップフロップを
提供する。 【構成】クロック入力Ｃの立ち上がり時と立ち下がり時
との双方において、データ入力Ｄに応じて出力Ｑが変化
する。
ることができるエッジ・トリガド・フリップフロップを
提供する。 【構成】クロック入力Ｃの立ち上がり時と立ち下がり時
との双方において、データ入力Ｄに応じて出力Ｑが変化
する。
Description
【０００１】
【産業上の利用分野】本発明はディジタル回路に使用す
るエッジ・トリガド・フリップフロップに関するもので
ある。
るエッジ・トリガド・フリップフロップに関するもので
ある。
【０００２】
【従来の技術】従来のエッジ・トリガド・フリップフロ
ップは、例えば図５のように、６個のＮＡＮＤ回路４１
〜４６により構成されていた。ＮＡＮＤ回路４２の一方
の入力端にはデータ入力Ｄが入力され、ＮＡＮＤ回路４
３の他方の入力端およびＮＡＮＤ回路４４の第３の入力
端にはクロック入力Ｃが入力される。ＮＡＮＤ回路４２
の出力端はＮＡＮＤ回路４４の第２の入力端とＮＡＮＤ
回路４１の他方の入力端とに接続されている。ＮＡＮＤ
回路４１の出力端はＮＡＮＤ回路４３の一方の入力端に
接続されており、ＮＡＮＤ回路４３の出力端はＮＡＮＤ
回路４１，４５の一方の入力端とＮＡＮＤ回路４４の第
１の入力端とに接続されている。ＮＡＮＤ回路４４の出
力端はＮＡＮＤ回路４２，４６の他方の入力端に接続さ
れている。ＮＡＮＤ回路４５の出力端はＮＡＮＤ回路４
６の一方の入力端に接続されており、ＮＡＮＤ回路４６
の出力端はＮＡＮＤ回路４５の他方の入力端に接続され
ている。なおＡ，Ｂは状態変数であり、Ｑは状態変数で
あると共に出力である。
ップは、例えば図５のように、６個のＮＡＮＤ回路４１
〜４６により構成されていた。ＮＡＮＤ回路４２の一方
の入力端にはデータ入力Ｄが入力され、ＮＡＮＤ回路４
３の他方の入力端およびＮＡＮＤ回路４４の第３の入力
端にはクロック入力Ｃが入力される。ＮＡＮＤ回路４２
の出力端はＮＡＮＤ回路４４の第２の入力端とＮＡＮＤ
回路４１の他方の入力端とに接続されている。ＮＡＮＤ
回路４１の出力端はＮＡＮＤ回路４３の一方の入力端に
接続されており、ＮＡＮＤ回路４３の出力端はＮＡＮＤ
回路４１，４５の一方の入力端とＮＡＮＤ回路４４の第
１の入力端とに接続されている。ＮＡＮＤ回路４４の出
力端はＮＡＮＤ回路４２，４６の他方の入力端に接続さ
れている。ＮＡＮＤ回路４５の出力端はＮＡＮＤ回路４
６の一方の入力端に接続されており、ＮＡＮＤ回路４６
の出力端はＮＡＮＤ回路４５の他方の入力端に接続され
ている。なおＡ，Ｂは状態変数であり、Ｑは状態変数で
あると共に出力である。
【０００３】このエッジ・トリガド・フリップフロップ
の状態変数Ａ，Ｂ，Ｑに対する応用方程式は下記数１の
ようになる。
の状態変数Ａ，Ｂ，Ｑに対する応用方程式は下記数１の
ようになる。
【０００４】
【数１】
【０００５】ここで「’」は微小時間後の状態変数を示
すものである。上記数１の応用方程式から状態遷移は図
６のようになる。すなわちクロック入力Ｃが０のとき、
データ入力Ｄの値に関わらずＡＢＱの状態は１１０か１
１１にある。この状態はクロック入力Ｃの立ち上がり時
まで保持される。クロック入力Ｃの立ち上がりにより、
データ入力Ｄが０ならばＡＢＱの状態は１００に移り、
データ入力Ｄが１ならば０１１に移る。クロック入力Ｃ
が１の間はその状態が保持され、クロック入力Ｃの立ち
下がりにより、ＡＢＱの状態が１００であれば１１０に
移り、０１１であれば１１１に移る。よって下記表１に
示すように、クロック入力Ｃの立ち上がり時以外では出
力Ｑは変化せず、クロック入力Ｃの立ち上がり時点のデ
ータ入力Ｄの内容が出力Ｑとして得られる。
すものである。上記数１の応用方程式から状態遷移は図
６のようになる。すなわちクロック入力Ｃが０のとき、
データ入力Ｄの値に関わらずＡＢＱの状態は１１０か１
１１にある。この状態はクロック入力Ｃの立ち上がり時
まで保持される。クロック入力Ｃの立ち上がりにより、
データ入力Ｄが０ならばＡＢＱの状態は１００に移り、
データ入力Ｄが１ならば０１１に移る。クロック入力Ｃ
が１の間はその状態が保持され、クロック入力Ｃの立ち
下がりにより、ＡＢＱの状態が１００であれば１１０に
移り、０１１であれば１１１に移る。よって下記表１に
示すように、クロック入力Ｃの立ち上がり時以外では出
力Ｑは変化せず、クロック入力Ｃの立ち上がり時点のデ
ータ入力Ｄの内容が出力Ｑとして得られる。
【０００６】
【表１】
【０００７】
【発明が解決しようとする課題】従来のエッジ・トリガ
ド・フリップフロップでは、クロック入力Ｃの立ち上が
りでのみデータ入力Ｄの値に応じて出力Ｑが変化するの
で、クロック入力Ｃの一周期中に１回しか出力Ｑの変化
が起こらないという問題点を有していた。本発明はかか
る事情に鑑みて成されたものであり、クロック入力の一
周期中に出力を２回変化させることができるエッジ・ト
リガド・フリップフロップを提供することを目的とす
る。
ド・フリップフロップでは、クロック入力Ｃの立ち上が
りでのみデータ入力Ｄの値に応じて出力Ｑが変化するの
で、クロック入力Ｃの一周期中に１回しか出力Ｑの変化
が起こらないという問題点を有していた。本発明はかか
る事情に鑑みて成されたものであり、クロック入力の一
周期中に出力を２回変化させることができるエッジ・ト
リガド・フリップフロップを提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明は、クロック入力
の立ち上がり時と立ち下がり時との双方においてデータ
入力に応じて出力が変化する構成としたことを特徴とし
ている。
の立ち上がり時と立ち下がり時との双方においてデータ
入力に応じて出力が変化する構成としたことを特徴とし
ている。
【０００９】
【作用】クロック入力の立ち上がり時と立ち下がり時と
の双方においてデータ入力に応じて出力が変化する。
の双方においてデータ入力に応じて出力が変化する。
【００１０】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。 （実施例１）図１は本発明の実施例１におけるエッジ・
トリガド・フリップフロップの回路図で、このエッジ・
トリガド・フリップフロップは、１０個のＮＡＮＤ回路
１〜１０と、１個のＮＯＴ回路１１とにより構成されて
いる。ＮＡＮＤ回路３の一方の入力端とＮＯＴ回路１１
の入力端とＮＡＮＤ回路４の他方の入力端とにはクロッ
ク入力Ｃが入力され、ＮＡＮＤ回路１，２，４，５の一
方の入力端にはデータ入力Ｄが入力される。ＮＯＴ回路
１１の出力端はＮＡＮＤ回路１の他方の入力端とＮＡＮ
Ｄ回路６の一方の入力端とに接続されており、ＮＡＮＤ
回路１の出力端はＮＡＮＤ回路７の第１の入力端に接続
されている。ＮＡＮＤ回路２の出力端はＮＡＮＤ回路７
の第２の入力端に接続されており、ＮＡＮＤ回路３の出
力端はＮＡＮＤ回路７の第３の入力端とＮＡＮＤ回路１
０の第１の入力端とに接続されている。ＮＡＮＤ回路４
の出力端はＮＡＮＤ回路８の第１の入力端に接続されて
おり、ＮＡＮＤ回路５の出力端はＮＡＮＤ回路８の第２
の入力端に接続されている。ＮＡＮＤ回路６の出力端は
ＮＡＮＤ回路８，１０の第３の入力端に接続されてい
る。ＮＡＮＤ回路７の出力端はＮＡＮＤ回路９の一方の
入力端とＮＡＮＤ回路２，３の他方の入力端とに接続さ
れており、ＮＡＮＤ回路８の出力端はＮＡＮＤ回路５，
６，９の他方の入力端に接続されている。ＮＡＮＤ回路
９の出力端はＮＡＮＤ回路１０の第２の入力端に接続さ
れており、ＮＡＮＤ回路１０の出力端に出力Ｑが得られ
る。なおＥ，Ｆは状態変数である。
説明する。 （実施例１）図１は本発明の実施例１におけるエッジ・
トリガド・フリップフロップの回路図で、このエッジ・
トリガド・フリップフロップは、１０個のＮＡＮＤ回路
１〜１０と、１個のＮＯＴ回路１１とにより構成されて
いる。ＮＡＮＤ回路３の一方の入力端とＮＯＴ回路１１
の入力端とＮＡＮＤ回路４の他方の入力端とにはクロッ
ク入力Ｃが入力され、ＮＡＮＤ回路１，２，４，５の一
方の入力端にはデータ入力Ｄが入力される。ＮＯＴ回路
１１の出力端はＮＡＮＤ回路１の他方の入力端とＮＡＮ
Ｄ回路６の一方の入力端とに接続されており、ＮＡＮＤ
回路１の出力端はＮＡＮＤ回路７の第１の入力端に接続
されている。ＮＡＮＤ回路２の出力端はＮＡＮＤ回路７
の第２の入力端に接続されており、ＮＡＮＤ回路３の出
力端はＮＡＮＤ回路７の第３の入力端とＮＡＮＤ回路１
０の第１の入力端とに接続されている。ＮＡＮＤ回路４
の出力端はＮＡＮＤ回路８の第１の入力端に接続されて
おり、ＮＡＮＤ回路５の出力端はＮＡＮＤ回路８の第２
の入力端に接続されている。ＮＡＮＤ回路６の出力端は
ＮＡＮＤ回路８，１０の第３の入力端に接続されてい
る。ＮＡＮＤ回路７の出力端はＮＡＮＤ回路９の一方の
入力端とＮＡＮＤ回路２，３の他方の入力端とに接続さ
れており、ＮＡＮＤ回路８の出力端はＮＡＮＤ回路５，
６，９の他方の入力端に接続されている。ＮＡＮＤ回路
９の出力端はＮＡＮＤ回路１０の第２の入力端に接続さ
れており、ＮＡＮＤ回路１０の出力端に出力Ｑが得られ
る。なおＥ，Ｆは状態変数である。
【００１１】このエッジ・トリガド・フリップフロップ
の状態変数Ｅ，Ｆに対する応用方程式および出力Ｑに対
する出力方程式は下記数２のようになる。
の状態変数Ｅ，Ｆに対する応用方程式および出力Ｑに対
する出力方程式は下記数２のようになる。
【００１２】
【数２】
【００１３】ここで「’」は微小時間後の状態変数を示
すものである。上記数２の応用方程式から、状態変数Ｅ
の状態遷移は図２のようになり、状態変数Ｆの状態遷移
は図３のようになる。すなわち状態変数Ｅは、クロック
入力Ｃが０の期間中、データ入力Ｄの値と同じになる。
またクロック入力Ｃの立ち上がり時における状態変数Ｅ
の値は、クロック入力Ｃが１の期間中保持される。一
方、状態変数Ｆは、クロック入力Ｃが１の期間中、デー
タ入力Ｄの値と同じになる。またクロック入力Ｃの立ち
下がり時における状態変数Ｆの値は、クロック入力Ｃが
０の期間中保持される。そして出力Ｑは、状態変数Ｅ，
Ｆのうちクロック入力Ｃの値に応じて保持されている側
と同じ値になる。したがって下記表２に示すように、ク
ロック入力Ｃの立ち上がり時および立ち下がり時におけ
るデータ入力Ｄの値が出力Ｑとして得られる。
すものである。上記数２の応用方程式から、状態変数Ｅ
の状態遷移は図２のようになり、状態変数Ｆの状態遷移
は図３のようになる。すなわち状態変数Ｅは、クロック
入力Ｃが０の期間中、データ入力Ｄの値と同じになる。
またクロック入力Ｃの立ち上がり時における状態変数Ｅ
の値は、クロック入力Ｃが１の期間中保持される。一
方、状態変数Ｆは、クロック入力Ｃが１の期間中、デー
タ入力Ｄの値と同じになる。またクロック入力Ｃの立ち
下がり時における状態変数Ｆの値は、クロック入力Ｃが
０の期間中保持される。そして出力Ｑは、状態変数Ｅ，
Ｆのうちクロック入力Ｃの値に応じて保持されている側
と同じ値になる。したがって下記表２に示すように、ク
ロック入力Ｃの立ち上がり時および立ち下がり時におけ
るデータ入力Ｄの値が出力Ｑとして得られる。
【００１４】
【表２】
【００１５】このように、クロック入力Ｃの立ち上がり
時と立ち下がり時との双方においてデータ入力Ｄの値に
応じて出力Ｑが変化する。 （実施例２）図４は本発明の実施例２におけるエッジ・
トリガド・フリップフロップの回路図で、このエッジ・
トリガド・フリップフロップは、１０個のＮＡＮＤ回路
２１〜３０と、ＮＯＴ回路３１とにより構成されてい
る。ＮＡＮＤ回路２１，２４の一方の入力端とＮＯＴ回
路３１の入力端とにはクロック入力Ｃが入力され、ＮＡ
ＮＤ回路２３，２５の一方の入力端にはデータ入力Ｄが
入力される。ＮＯＴ回路３１の出力端はＮＡＮＤ回路２
２，２６の一方の入力端に接続されており、ＮＡＮＤ回
路２１の出力端はＮＡＮＤ回路２３の他方の入力端に接
続されている。ＮＡＮＤ回路２２の出力端はＮＡＮＤ回
路２５の他方の入力端に接続されており、ＮＡＮＤ回路
２３の出力端はＮＡＮＤ回路２７の一方の入力端に接続
されている。ＮＡＮＤ回路２４の出力端はＮＡＮＤ回路
２７の他方の入力端とＮＡＮＤ回路３０の第１の入力端
とに接続されており、ＮＡＮＤ回路２５の出力端はＮＡ
ＮＤ回路２８の一方の入力端に接続されている。ＮＡＮ
Ｄ回路２６の出力端はＮＡＮＤ回路２８の他方の入力端
とＮＡＮＤ回路３０の第３の入力端とに接続されてお
り、ＮＡＮＤ回路２７の出力端はＮＡＮＤ回路２９の一
方の入力端とＮＡＮＤ回路２４の他方の入力端とＮＡＮ
Ｄ回路２１の他方の入力端に設置された反転部２１ａと
に接続されている。ＮＡＮＤ回路２８の出力端はＮＡＮ
Ｄ回路２６，２９の他方の入力端とＮＡＮＤ回路２２の
他方の入力端に設置された反転部２２ａとに接続されて
おり、ＮＡＮＤ回路２９の出力端はＮＡＮＤ回路３０の
第２の入力端に接続されている。ＮＡＮＤ回路３０の出
力端に出力Ｑが得られる。なおＥ，Ｆは状態変数であ
る。
時と立ち下がり時との双方においてデータ入力Ｄの値に
応じて出力Ｑが変化する。 （実施例２）図４は本発明の実施例２におけるエッジ・
トリガド・フリップフロップの回路図で、このエッジ・
トリガド・フリップフロップは、１０個のＮＡＮＤ回路
２１〜３０と、ＮＯＴ回路３１とにより構成されてい
る。ＮＡＮＤ回路２１，２４の一方の入力端とＮＯＴ回
路３１の入力端とにはクロック入力Ｃが入力され、ＮＡ
ＮＤ回路２３，２５の一方の入力端にはデータ入力Ｄが
入力される。ＮＯＴ回路３１の出力端はＮＡＮＤ回路２
２，２６の一方の入力端に接続されており、ＮＡＮＤ回
路２１の出力端はＮＡＮＤ回路２３の他方の入力端に接
続されている。ＮＡＮＤ回路２２の出力端はＮＡＮＤ回
路２５の他方の入力端に接続されており、ＮＡＮＤ回路
２３の出力端はＮＡＮＤ回路２７の一方の入力端に接続
されている。ＮＡＮＤ回路２４の出力端はＮＡＮＤ回路
２７の他方の入力端とＮＡＮＤ回路３０の第１の入力端
とに接続されており、ＮＡＮＤ回路２５の出力端はＮＡ
ＮＤ回路２８の一方の入力端に接続されている。ＮＡＮ
Ｄ回路２６の出力端はＮＡＮＤ回路２８の他方の入力端
とＮＡＮＤ回路３０の第３の入力端とに接続されてお
り、ＮＡＮＤ回路２７の出力端はＮＡＮＤ回路２９の一
方の入力端とＮＡＮＤ回路２４の他方の入力端とＮＡＮ
Ｄ回路２１の他方の入力端に設置された反転部２１ａと
に接続されている。ＮＡＮＤ回路２８の出力端はＮＡＮ
Ｄ回路２６，２９の他方の入力端とＮＡＮＤ回路２２の
他方の入力端に設置された反転部２２ａとに接続されて
おり、ＮＡＮＤ回路２９の出力端はＮＡＮＤ回路３０の
第２の入力端に接続されている。ＮＡＮＤ回路３０の出
力端に出力Ｑが得られる。なおＥ，Ｆは状態変数であ
る。
【００１６】このエッジ・トリガド・フリップフロップ
の状態変数Ｅ，Ｆに対する応用方程式および出力Ｑに対
する出力方程式は上記数２のようになる。したがって上
記実施例１と同様に、クロック入力Ｃの立ち上がり時と
立ち下がり時との双方においてデータ入力Ｄの値に応じ
て出力Ｑが変化する。なお上記実施例１，２において
は、クロック入力Ｃが変化するとき出力Ｑにグリッジが
出るのを防止するために、ＮＡＮＤ回路９，２９を設け
て、上記数２のように出力ＱにＥＦの項を含むように構
成したが、グリッジが出ても差し支えない場合は、勿論
ＮＡＮＤ回路９，２９を設けなくてもよい。
の状態変数Ｅ，Ｆに対する応用方程式および出力Ｑに対
する出力方程式は上記数２のようになる。したがって上
記実施例１と同様に、クロック入力Ｃの立ち上がり時と
立ち下がり時との双方においてデータ入力Ｄの値に応じ
て出力Ｑが変化する。なお上記実施例１，２において
は、クロック入力Ｃが変化するとき出力Ｑにグリッジが
出るのを防止するために、ＮＡＮＤ回路９，２９を設け
て、上記数２のように出力ＱにＥＦの項を含むように構
成したが、グリッジが出ても差し支えない場合は、勿論
ＮＡＮＤ回路９，２９を設けなくてもよい。
【００１７】また本発明は上記実施例１，２のような具
体的な回路構成に限定されるものではない。
体的な回路構成に限定されるものではない。
【００１８】
【発明の効果】以上説明したように本発明によれば、ク
ロック入力の立ち上がり時と立ち下がり時との双方にお
いてデータ入力に応じて出力が変化する構成としたの
で、クロック入力の一周期中に出力を２回変化させるこ
とができるという優れた効果を奏する。
ロック入力の立ち上がり時と立ち下がり時との双方にお
いてデータ入力に応じて出力が変化する構成としたの
で、クロック入力の一周期中に出力を２回変化させるこ
とができるという優れた効果を奏する。
【図１】本発明の実施例１におけるエッジ・トリガド・
フリップフロップの回路図である。
フリップフロップの回路図である。
【図２】図１のエッジ・トリガド・フリップフロップに
おける状態変数Ｅの状態遷移の説明図である。
おける状態変数Ｅの状態遷移の説明図である。
【図３】図１のエッジ・トリガド・フリップフロップに
おける状態変数Ｆの状態遷移の説明図である。
おける状態変数Ｆの状態遷移の説明図である。
【図４】本発明の実施例２におけるエッジ・トリガド・
フリップフロップの回路図である。
フリップフロップの回路図である。
【図５】従来のエッジ・トリガド・フリップフロップの
回路図である。
回路図である。
【図６】従来のエッジ・トリガド・フリップフロップに
おける状態変数Ａ，Ｂ，Ｑの状態遷移の説明図である。
おける状態変数Ａ，Ｂ，Ｑの状態遷移の説明図である。
１ ＮＡＮＤ回路
２ ＮＡＮＤ回路
３ ＮＡＮＤ回路
４ ＮＡＮＤ回路
５ ＮＡＮＤ回路
６ ＮＡＮＤ回路
７ ＮＡＮＤ回路
８ ＮＡＮＤ回路
９ ＮＡＮＤ回路
１０ ＮＡＮＤ回路
１１ ＮＯＴ回路
２１ ＮＡＮＤ回路
２１ａ 反転部
２２ ＮＡＮＤ回路
２２ａ 反転部
２３ ＮＡＮＤ回路
２４ ＮＡＮＤ回路
２５ ＮＡＮＤ回路
２６ ＮＡＮＤ回路
２７ ＮＡＮＤ回路
２８ ＮＡＮＤ回路
２９ ＮＡＮＤ回路
３０ ＮＡＮＤ回路
３１ ＮＯＴ回路
Claims (4)
- 【請求項１】 クロック入力の立ち上がり時と立ち下が
り時との双方においてデータ入力に応じて出力が変化す
る構成としたことを特徴とするエッジ・トリガド・フリ
ップフロップ。 - 【請求項２】 クロック入力の立ち上がり時におけるデ
ータ入力の値を保持する第１の保持手段と、前記クロッ
ク入力の立ち下がり時における前記データ入力の値を保
持する第２の保持手段と、前記クロック入力の立ち上が
り時から立ち下がり時までの期間中前記第１の保持手段
の出力を出力しかつクロック入力の立ち下がり時から立
ち上がり時までの期間中前記第２の保持手段の出力を出
力する出力手段とを設けたことを特徴とするエッジ・ト
リガド・フリップフロップ。 - 【請求項３】 入力端にクロック入力が入力されるＮＯ
Ｔ回路と、一方の入力端にデータ入力が入力され他方の
入力端に前記ＮＯＴ回路の出力端が接続された第１のＮ
ＡＮＤ回路と、一方の入力端に前記データ入力が入力さ
れる第２のＮＡＮＤ回路と、一方の入力端に前記クロッ
ク入力が入力される第３のＮＡＮＤ回路と、一方の入力
端に前記データ入力が入力され他方の入力端に前記クロ
ック入力が入力される第４のＮＡＮＤ回路と、一方の入
力端に前記データ入力が入力される第５のＮＡＮＤ回路
と、一方の入力端に前記ＮＯＴ回路の出力端が接続され
た第６のＮＡＮＤ回路と、３つの入力端に前記第１〜第
３のＮＡＮＤ回路の出力端が接続されかつ出力端が前記
第２および第３のＮＡＮＤ回路の他方の入力端に接続さ
れた第７のＮＡＮＤ回路と、３つの入力端に前記第４〜
第６のＮＡＮＤ回路の出力端が接続されかつ出力端が前
記第５および第６のＮＡＮＤ回路の他方の入力端に接続
された第８のＮＡＮＤ回路と、２つの入力端に前記第７
および第８のＮＡＮＤ回路の出力端が接続された第９の
ＮＡＮＤ回路と、３つの入力端に前記第３，第６，第９
のＮＡＮＤ回路の出力端が接続された第１０のＮＡＮＤ
回路とを設け、前記第１０のＮＡＮＤ回路の出力端から
出力を得る構成としたことを特徴とするエッジ・トリガ
ド・フリップフロップ。 - 【請求項４】 入力端にクロック入力が入力されるＮＯ
Ｔ回路と、一方の入力端に前記クロック入力が入力され
る第１のＮＡＮＤ回路と、一方の入力端に前記ＮＯＴ回
路の出力端が接続された第２のＮＡＮＤ回路と、一方の
入力端にデータ入力が入力され他方の入力端に前記第１
のＮＡＮＤ回路の出力端が接続された第３のＮＡＮＤ回
路と、一方の入力端に前記クロック入力が入力される第
４のＮＡＮＤ回路と、一方の入力端に前記データ入力が
入力され他方の入力端に前記第２のＮＡＮＤ回路の出力
端が接続された第５のＮＡＮＤ回路と、一方の入力端に
前記ＮＯＴ回路の出力端が接続された第６のＮＡＮＤ回
路と、２つの入力端に前記第３および第４のＮＡＮＤ回
路の出力端が接続されかつ出力端が前記第４のＮＡＮＤ
回路の他方の入力端と前記第１のＮＡＮＤ回路の他方の
入力端に設置された反転部とに接続された第７のＮＡＮ
Ｄ回路と、２つの入力端に前記第５および第６のＮＡＮ
Ｄ回路の出力端が接続されかつ出力端が前記第６のＮＡ
ＮＤ回路の他方の入力端と前記第２のＮＡＮＤ回路の他
方の入力端に設置された反転部とに接続された第８のＮ
ＡＮＤ回路と、２つの入力端に前記第７および第８のＮ
ＡＮＤ回路の出力端が接続された第９のＮＡＮＤ回路
と、３つの入力端に前記第４，６，９のＮＡＮＤ回路の
出力端が接続された第１０のＮＡＮＤ回路とを設け、前
記第１０のＮＡＮＤ回路の出力端から出力を得る構成と
したことを特徴とするエッジ・トリガド・フリップフロ
ップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3173729A JPH0522085A (ja) | 1991-07-15 | 1991-07-15 | エツジ・トリガド・フリツプフロツプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3173729A JPH0522085A (ja) | 1991-07-15 | 1991-07-15 | エツジ・トリガド・フリツプフロツプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0522085A true JPH0522085A (ja) | 1993-01-29 |
Family
ID=15966062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3173729A Pending JPH0522085A (ja) | 1991-07-15 | 1991-07-15 | エツジ・トリガド・フリツプフロツプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0522085A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997038211A1 (en) | 1996-04-08 | 1997-10-16 | Mitsubishi Jidosha Kogyo Kabushiki Kaisha | Valve device for engine |
-
1991
- 1991-07-15 JP JP3173729A patent/JPH0522085A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997038211A1 (en) | 1996-04-08 | 1997-10-16 | Mitsubishi Jidosha Kogyo Kabushiki Kaisha | Valve device for engine |
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