JPH0522121A - 分周器 - Google Patents

Abstract

(57)【要約】 【目的】 被分周信号の周波数及びデューティファクタ
に影響を受けない分周器を得る。 【構成】 クロックＣＰの立ち上がりに同期して動作す
るＤフリップフロップ１ａ〜５ａ（Ｄフリップフロップ
５ａの出力のみ非真値側データ）がループ状に接続され
て構成されたシフトレジスタ１４と、クロックの立ち下
がりに同期して動作するＤフリップフロップ１ｂ〜５ｂ
（Ｄフリップフロップ５ｂの出力のみ非真値側データ）
がループ状に接続されて構成されたシフトレジスタ１５
において、シフトレジスタ１４内のＤフリップフロップ
１ａ，２ａの出力の排他的論理和をＲ−Ｓラッチ１９の
セット信号入力端子Ｓに、シフトレジスタ１５内のＤフ
リップフロップ３ｂ，４ｂの出力の排他的論理和をＲ−
Ｓラッチのリセット信号入力端子Ｒに接続する。このＲ
−Ｓラッチ１９の出力を分周信号出力端子１３から出力
する。 【効果】 分周器が被分周信号の周波数やデューティフ
ァクタに影響を受けない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は原信号の周波数を分周
する分周器に関するものである。

【０００２】

【従来の技術】図３は従来の分周器を示す回路図であ
る。同図に示すように、クロック入力端子１１がＤフリ
ップフロップ１〜３，６のトリガ信号入力端子Ｔに接続
されている。また、クロック入力端子１１がインバータ
回路７の入力端子に接続されており、インバータ回路７
の出力端子がＤフリップフロップ４，５のトリガ信号入
力端子Ｔに接続されている。さらに、Ｄフリップフロッ
プ１の真値側データ出力端子ＱがＤフリップフロップ２
のデータ入力端子Ｄに、Ｄフリップフロップ２の真値側
データ出力端子ＱがＤフリップフロップ３のデータ入力
端子Ｄに、Ｄフリップフロップ３の真値側データ出力端
子ＱがＤフリップフロップ４のデータ入力端子Ｄに、Ｄ
フリップフロップ４の真値側データ出力端子ＱがＤフリ
ップフロップ５のデータ入力端子Ｄに、Ｄフリップフロ
ップ５の真値側データ出力端子ＱがＤフリップフロップ
６のデータ入力端子Ｄに、Ｄフリップフロップ６の非真
値側データ出力端子ＱＣがＤフリップフロップ１のデー
タ入力端子Ｄにそれぞれ接続されている。

【０００３】また、リセット信号入力端子１７がＤフリ
ップフロップ１〜６のリセット信号入力端子＊Ｒ（＊は
バーを示す。なお、図中ではバーはバー記号により示
す。）に接続されている。さらに、Ｄフリップフロップ
１，２の真値側データ出力端子Ｑが排他的論理和回路８
の入力端子に接続されており、Ｄフリップフロップ４，
５の真値側出力端子Ｑが排他的論理和回路９の入力端子
に接続されている。また、排他的論理和回路８，９の出
力端子がそれぞれＲ−Ｓラッチ１０のセット信号入力端
子Ｓ，リセット信号入力端子Ｒに接続されている。

【０００４】また、Ｒ−Ｓラッチ１０の出力端子Ｑが分
周信号出力端子１３に接続されている。

【０００５】次に動作について説明する。図４は図３の
回路の動作を示すタイミングチャートである。リセット
信号入力端子１２上のリセット信号ＲＳＴが“Ｌ”レベ
ルの間は、各Ｄフリップフロップ１〜６はリセット状態
で、Ｄフリップフロップ１〜５の真値側データ出力端子
Ｑから出力されるデータＱ１〜Ｑ５は“Ｈ”レベル，Ｄ
フリップフロップ６の非真値側データ出力端子ＱＣから
出力されるデータ＊Ｑ６は“Ｌ”レベルとなる。このた
め、排他的論理和回路８，９の２つの入力端子にはとも
に“Ｌ”レベルが与えられ、排他的論理和回路８，９の
出力端子からそれぞれ出力される信号Ｇ８，Ｇ９のレベ
ルは“Ｌ”レベルとなる。

【０００６】次に、リセット信号入力端子１１上のリセ
ット信号ＲＳＴが“Ｈ”レベルになると、Ｄフリップフ
ロップ１〜６のリセット状態は解除されるが、クロック
入力端子１１上にクロックＣＰが入力されるまでは、各
Ｄフリップフロップ１〜６の状態は変化しない。

【０００７】クロック入力端子１１からクロックＣＰが
入力されると、Ｄフリップフロップ１〜３及び６はそれ
ぞれ、クロックＣＰの立ち上がりに同期して、Ｄフリッ
プフロップ６の非真値側データ出力端子ＱＣから出力さ
れるデータ＊Ｑ６，Ｄフリップフロップ１，２，５の真
値側データ出力端子Ｑから出力されるデータＱ１，Ｑ２
を記憶する。また、Ｄフリップフロップ４，５はそれぞ
れ、クロックＣＰの立ち下がりに同期して、Ｄフリップ
フロップ３，４の真値側データ出力端子Ｑから出力され
るデータＱ３，Ｑ４を記憶する。

【０００８】したがって、Ｄフリップフロップ１〜３，
６はクロックＣＰの立ち上がりに同期して、Ｄフリップ
フロップ４，５はクロックＣＰの立ち下がりに同期し
て、Ｄフリップフロップ１，２，３，４，５，６，１・
・・の順にデータがループ上にシフトされる。

【０００９】ここで、Ｄフリップフロップ１，２それぞ
れの真値側データ出力端子Ｑから出力されるデータＱ
１，Ｑ２に着目すると、Ｑ１＝“Ｈ”レベル，Ｑ２＝
“Ｌ”レベルの第１の状態が作り出される。また、Ｄフ
リップフロップ４，５それぞれの真値側データ出力端子
Ｑから出力されるデータＱ４，Ｑ５に着目すると、Ｑ４
＝“Ｈ”レベル，Ｑ５＝“Ｌ”レベルの第２の状態が作
り出される。同様に、Ｄフリップフロップ１，２のそれ
ぞれについて、Ｑ１＝“Ｌ”レベル，Ｑ２＝“Ｈ”レベ
ルの第３の状態が作り出され、Ｄフリップフロップ４，
５のそれぞれについてＱ４＝“Ｌ”レベル，Ｑ５＝
“Ｈ”レベルの第４の状態が作り出される。

【００１０】Ｄフリップフロップ１，２それぞれの真値
側データ出力端子Ｑから出力されるデータＱ１，Ｑ２の
データが第１の状態及び第３の状態のときは、排他的論
理和回路８の出力Ｇ８は“Ｈ”レベルとなり、これ以外
の状態のときは排他的論理和回路８の出力Ｇ８は“Ｌ”
レベルとなる。同じように、Ｄフリップフロップ４，５
それぞれの真値側データ出力端子Ｑから出力されるデー
タＱ４，Ｑ５のデータが第２の状態及び第４の状態のと
きは、排他的論理和回路９の出力Ｇ９は“Ｈ”レベルと
なり、これ以外の状態のときは排他的論理和回路９の出
力Ｇ９は“Ｌ”レベルとなる。

【００１１】Ｒ−Ｓラッチ１０は第１，第３の状態のと
きセットされ、第２，第４の状態のときリセットされ
る。ここで、第１，第３の状態はクロックＣＰの立ち上
がりに同期して動作するＤフリップフロップ１，２によ
り作り出され、第２，第４の状態はインバータ回路７を
用いてクロックＣＰの立ち下がりに同期して動作するＤ
フリップフロップ４，５により作り出されている。この
ため、第１の状態が作り出されるタイミングからクロッ
クの２．５周期後に第２の状態が作り出され、第２の状
態が作り出されるタイミングからクロックの２．５周期
後に第３の状態が作り出されるので、第２の状態は時間
的に第１，第３の状態の中央に作り出されることにな
る。同様に、第３の状態が作り出されるタイミングから
クロックの２．５周期後に第４の状態が作り出され、第
４の状態が作り出されるタイミングからクロックの２．
５周期後に第１の状態が作り出されるので、第４の状態
は時間的に第３，第１の状態の中間に作り出されること
になる。

【００１２】したがって、Ｒ−Ｓラッチ１０の出力端子
ＱからはクロックＣＰを１／５の分周比で分周した、デ
ューティファクタ５０％の信号Ｑ１９が出力される。

【００１３】

【発明が解決しようとする課題】従来の分周器は以上の
ように構成されていたので、図３に示すＤフリップフロ
ップ３，４間及び５，６間のデータシフトは被分周信号
であるクロックＣＰの半周期幅で行われなければならな
い。クロックＣＰが高周波になるとこの半周期幅はさら
に短くなる。したがって、Ｄフリップフロップ３，４間
及び５，６間のデータシフト時の遅延時間が無視できな
くなり、この分周器を高速動作させることが困難になる
という問題点があった。

【００１４】また、クロックＣＰのデューティファクタ
によっても、半周期幅が短くなる場合が発生し、同様の
問題点があった。

【００１５】この発明は上記のような問題点を解決する
ためになされたもので、被分周信号であるクロックの周
波数及びデューティファクタに影響を受けない分周器を
得ることを目的としている。

【００１６】

【課題を解決するための手段】この発明にかかる分周器
は、被分周信号をｎを２以上の自然数としたときの１／
（２ｎ−１）の分周比によって分周し、分周出力を生成
する分周器であって、被分周信号の立ち上がりエッジに
同期してデータをシフトする２ｎ−１段のフリップフロ
ップからなる第１のシフトレジスタと、被分周信号の立
ち下がりエッジに同期してデータをシフトする２ｎ−１
段のフリップフロップからなる第２のシフトレジスタ
と、第１のシフトレジスタの第１段，第２段のフリップ
フロップの出力信号値の排他的論理和を生成する第１の
排他的論理和回路と、第２のシフトレジスタの第２ｎ−
３段、第２ｎ−２段のフリップフロップの出力信号値の
排他的論理和を生成する第２の排他的論理回路と、第１
の排他的論理和回路の出力の第１レベルから第２レベル
へのエッジに同期して、分周出力の前縁を生成し、第２
の排他的論理和回路の出力の第１レベルから第２レベル
へのエッジに同期して、分周出力の後縁を生成する分周
出力エッジ生成回路とを備えて構成されている。

【００１７】

【作用】この発明においては、２ｎ−１段のフリップフ
ロップからなる第１のシフトレジスタによって、被分周
信号の立ち上がりエッジに同期してデータをシフトし、
２ｎ−１段のフリップフロップからなる第２のシフトレ
ジスタによって、被分周信号の立ち下がりエッジに同期
してデータをシフトし、第１の排他的論理和回路によっ
て、第１のシフトレジスタの第１段，第２段のフリップ
フロップの出力信号値の排他的論理和を生成し、第２の
排他的論理回路によって、第２のシフトレジスタの第２
ｎ−３段、第２ｎ−２段のフリップフロップの出力信号
値の排他的論理和を生成し、分周出力エッジ生成回路に
よって、第１の排他的論理和回路の出力の第１レベルか
ら第２レベルへのエッジに同期して、分周出力の前縁を
生成し、第２の排他的論理和回路の出力の第１レベルか
ら第２レベルへのエッジに同期して、分周出力の後縁を
生成しているので、第１のシフトレジスタ及び第２のシ
フトレジスタ内で被分周信号の半周期幅でのシフトが行
われない。

【００１８】

【実施例】図１はこの発明の一実施例を示す分周器の回
路図である。同図に示すように、クロック入力端子１１
がシフトレジスタ１４を構成するＤフリップフロップ１
ａ〜５ａのトリガ信号入力端子に接続されている。ま
た、クロック入力端子１１がインバータ回路１６の入力
端子に接続されており、インバータ回路１６の出力端子
がシフトレジスタ１５を構成するＤフリップフロップ１
ｂ〜５ｂのトリガ信号入力端子に接続されている。さら
に、シフトレジスタ１４内のＤフリップフロップ１ａの
真値側データ出力端子ＱがＤフリップフロップ２ａのデ
ータ入力端子Ｄに、Ｄフリップフロップ２ａの真値側デ
ータ出力端子ＱがＤフリップフロップ３ａのデータ入力
端子Ｄに、Ｄフリップフロップ３ａの真値側データ出力
端子ＱがＤフリップフロップ４ａのデータ入力端子Ｄ
に、Ｄフリップフロップ４ａの真値側データ出力端子Ｑ
がＤフリップフロップ５ａのデータ入力端子Ｄに、Ｄフ
リップフロップ５ａの非真値側データ出力端子ＱＣがＤ
フリップフロップ１ａのデータ入力端子Ｄにそれぞれ接
続されている。

【００１９】同じように、シフトレジスタ１５内のＤフ
リップフロップ１ｂの真値側データ出力端子ＱがＤフリ
ップフロップ２ｂのデータ入力端子Ｄに、Ｄフリップフ
ロップ２ｂの真値側データ出力端子ＱがＤフリップフロ
ップ３ｂのデータ入力端子Ｄに、Ｄフリップフロップ３
ｂの真値側データ出力端子ＱがＤフリップフロップ４ｂ
のデータ入力端子Ｄに、Ｄフリップフロップ４ｂの真値
側データ出力端子ＱがＤフリップフロップ５ｂのデータ
入力端子Ｄに、Ｄフリップフロップ５ｂの真値側データ
出力端子ＱＣがＤフリップフロップ１ｂのデータ入力端
子Ｄにそれぞれ接続されている。

【００２０】また、リセット信号入力端子１２がシフト
レジスタ１４内のＤフリップフロップ１ａ〜５ａとシフ
トレジスタ１５内のＤフリップフロップ１ｂ〜５ｂのリ
セット信号入力端子＊Ｒに接続されている。さらに、シ
フトレジスタ１４内のＤフリップフロップ１ａ，２ａの
真値側データ出力端子Ｑが排他的論理和回路１７の入力
端子に接続されており、シフトレジスタ１５内のＤフリ
ップフロップ３ｂ，４ｂの真値側データ出力端子Ｑが排
他的論理和回路１８の出力端子に接続されている。ま
た、排他的論理和回路１７，１８の出力端子がそれぞれ
Ｒ−Ｓラッチ１９のセット信号入力端子Ｓ，リセット信
号入力端子Ｒに接続されている。

【００２１】また、Ｒ−Ｓラッチ１９の出力端子Ｑが分
周信号出力端子１３に接続されている。

【００２２】次に動作について説明する。図２は図１の
回路の動作を示すタイミングチャートである。リセット
信号入力端子１２上のリセット信号ＲＳＴが“Ｌ”レベ
ルの間は、シフトレジスタ１４内の各Ｄフリップフロッ
プ１ａ〜５ａ及びシフトレジスタ１５内の各Ｄフリップ
フロップ１ｂ〜５ｂはリセット状態で、Ｄフリップフロ
ップ１ａ〜４ａ，１ｂ〜４ｂの真値側データ出力端子Ｑ
からそれぞれ出力されるデータＱ１ａ〜Ｑ４ａ及びＱ１
ｂ〜Ｑ４ｂは“Ｈ”レベル，Ｄフリップフロップ５ａ，
５ｂの非真値側データ出力端子ＱＣからそれぞれ出力さ
れるデータ＊Ｑ５ａ，＊Ｑ５ｂは“Ｌ”レベルとなる。
このため、排他的論理和回路１７，１８の２つの入力端
子にはともに“Ｌ”レベルが与えられ、排他的論理和回
路１７，１８の出力端子からそれぞれ出力される信号Ｇ
１７，Ｇ１８のレベルは“Ｌ”レベルとなる。

【００２３】次に、リセット信号入力端子１２上のリセ
ット信号ＲＳＴが“Ｈ”レベルになると、シフトレジス
タ１４内のＤフリップフロップ１ａ〜５ａ，シフトレジ
スタ１５内のＤフリップフロップ１ｂ〜５ｂのリセット
状態は解除されるが、クロック入力端子１１上にクロッ
クＣＰが入力されるまでは、各Ｄフリップフロップ１〜
６の状態は変化しない。

【００２４】クロック入力端子１１からクロックＣＰが
入力されると、シフトレジスタ１４内のＤフリップフロ
ップ１ａ及び２ａ〜５ａはそれぞれ、クロックＣＰの立
ち上がりに同期して、Ｄフリップフロップ５ａの非真値
側データ出力端子ＱＣから出力されるデータ＊Ｑ５ａ及
びＤフリップフロップ１ａ〜４ａの真値側データ出力端
子Ｑから出力されるデータＱ１ａ〜Ｑ４ａを記憶する。
また、シフトレジスタ１５内のＤフリップフロップ１ｂ
及び２ｂ〜５ｂはそれぞれ、クロックＣＰの立ち下がり
に同期して、Ｄフリップフロップ５ｂの非真値側データ
出力端子ＱＣから出力されるデータ＊Ｑ５ｂ及びＤフリ
ップフロップ１ｂ〜４ｂの真値側データ出力端子Ｑから
出力されるデータＱ１ｂ〜Ｑ４ｂを記憶する。

【００２５】したがって、シフトレジスタ１４内のＤフ
リップフロップ１ａ〜５ａはクロックＣＰの立ち上がり
に同期してＤフリップフロップ１ａ，２ａ，３ａ，４
ａ，５ａ，１ａ・・・の順にデータがループ上にシフト
される。同じように、シフトレジスタ１５内のＤフリッ
プフロップ１ｂ〜５ｂはクロックＣＰの立ち下がりに同
期してＤフリップフロップ１ｂ，２ｂ，３ｂ，４ｂ，５
ｂ，１ｂ・・・の順にデータがループ上にシフトされ
る。

【００２６】ここで、シフトレジスタ１４内のＤフリッ
プフロップ１ａ，２ａそれぞれの真値側データ出力端子
Ｑから出力されるデータＱ１ａ，Ｑ２ａに着目すると、
Ｑ１ａ＝“Ｈ”レベル，Ｑ２ａ＝“Ｌ”レベルの第１の
状態が作り出される。また、シフトレジスタ１５内のＤ
フリップフロップ３ｂ，４ｂそれぞれの真値側データ出
力端子Ｑから出力されるデータＱ３ｂ，Ｑ４ｂに着目す
ると、Ｑ３ｂ＝“Ｈ”レベル，Ｑ４ｂ＝“Ｌ”レベルの
第２の状態が作り出される。同様に、シフトレジスタ１
４内のＤフリップフロップ１ａ，２ａのそれぞれについ
て、Ｑ１ａ＝“Ｌ”レベル，Ｑ２ａ＝“Ｈ”レベルの第
３の状態が作り出され、シフトレジスタ１５内のＤフリ
ップフロップ３ｂ，４ｂのそれぞれについてＱ３ｂ＝
“Ｌ”レベル，Ｑ４ｂ＝“Ｈ”レベルの第４の状態が作
り出される。

【００２７】シフトレジスタ１４内のＤフリップフロッ
プ１ａ，２ａそれぞれの真値側データ出力端子Ｑから出
力されるデータＱ１ａ，Ｑ２ａのデータが第１の状態及
び第３の状態のときは、排他的論理和回路１７の出力Ｇ
１７は“Ｈ”レベルとなり、これ以外の状態のときは排
他的論理和回路１７の出力Ｇ１７は“Ｌ”レベルとな
る。同じように、シフトレジスタ１５内のＤフリップフ
ロップ３ｂ，４ｂそれぞれの真値側データ出力端子Ｑか
ら出力されるデータＱ３ｂ，Ｑ４ｂのデータが第２の状
態及び第４の状態のときは、排他的論理和回路１８の出
力Ｇ１８は“Ｈ”レベルとなり、これ以外の状態のとき
は排他的論理和回路１８の出力Ｇ１８は“Ｌ”レベルと
なる。

【００２８】Ｒ−Ｓラッチ１０は第１，第３の状態のと
きセットされ、第２，第４の状態のときリセットされ
る。ここで、第１，第３の状態はクロックＣＰの立ち上
がりに同期して動作するシフトレジスタ１４内のＤフリ
ップフロップ１ａ，２ａにより作り出され、第２，第４
の状態はインバータ回路７を用いてクロックＣＰの立ち
下がりに同期して動作するシフトレジスタ１５内のＤフ
リップフロップ３ａ，４ａにより作り出されている。こ
のため、第１の状態が作り出されるタイミングからクロ
ックの２．５周期後に第２の状態が作り出され、第２の
状態が作り出されるタイミングからクロックの２．５周
期後に第３の状態が作り出されるので、第２の状態は時
間的に第１，第３の状態の中央に作り出されることにな
る。同様に、第３の状態が作り出されるタイミングから
クロックの２．５周期後に第４の状態が作り出され、第
４の状態が作り出されるタイミングからクロックの２．
５周期後に第１の状態が作り出されるので、第４の状態
は時間的に第３，第１の状態の中間に作り出されること
になる。

【００２９】したがって、Ｒ−Ｓラッチ１０の出力端子
ＱからはクロックＣＰを１／５の分周比で分周した、デ
ューティファクタ５０％の信号Ｑ１９が出力され、これ
が分周信号出力端子１３から出力される。

【００３０】以上のように、この発明によれば、クロッ
クの立ち上がりに同期して動作するＤフリップフロップ
１ａ〜５ａ（Ｄフリップフロップ５ａの出力のみ非真値
側データ）がループ状に接続されて構成されたシフトレ
ジスタ１４と、クロックの立ち下がりに同期して動作す
るＤフリップフロップ１ｂ〜５ｂ（Ｄフリップフロップ
５ｂの出力のみ非真値側データ）がループ状に接続され
て構成されたシフトレジスタ１５において、シフトレジ
スタ１４内のＤフリップフロップ１ａ，２ａの出力の排
他的論理和回路１７による排他的論理和をＲ−Ｓラッチ
１９のセット信号入力端子Ｓに、シフトレジスタ１５内
のＤフリップフロップ３ｂ，４ｂの出力の排他的論理和
回路１８による排他的論理和をＲ−Ｓラッチのリセット
信号入力端子Ｒに与え、Ｒ−Ｓラッチ１９の出力を分周
器の出力信号として分周信号出力端子１３から出力して
いるので、高周波のクロックＣＰ（被分周信号）を与え
ることができる分周器を得ることができる。

【００３１】なお、図１では分周比が１／５の分周器を
示したが、ｎを２以上の自然数としたとき、分周比が１
／（２ｎ−１）の分周器も、クロックＣＰの立ち上がり
に同期して動作する２ｎ−１個のＤフリップフロップ１
ａ〜（２ｎ−１）ａからなるシフトレジスタとクロック
ＣＰの立ち下がりに同期して動作する２ｎ−１個のＤフ
リップフロップ１ｂ〜（２ｎ−１）ｂからなるシフトレ
ジスタによって容易に実現できる。この場合、Ｄフリッ
プフロップ１ａ，２ａの出力の排他的論理和をＲ−Ｓラ
ッチのセット信号入力端子Ｓに、Ｄフリップフロップ
（２ｎ−３）ｂ，（２ｎ−２）ｂの出力の排他的論理和
をＲ−Ｓラッチのリセット信号入力端子Ｒに与えること
によって、Ｒ−Ｓラッチの出力端子から分周器の出力信
号を出力することができる。

【００３２】また、図１では、排他的論理和回路１７，
１８の出力端子をそれぞれＲ−Ｓラッチ１９のセット信
号入力端子Ｓ，リセット信号入力端子Ｒに接続し、分周
器の出力信号が、排他的論理和回路１７の出力Ｇ１７の
立ち上がりに同期して立ち上がり、排他的論理和回路１
８の出力Ｇ１８の立ち上がりに同期して立ち下がる例を
示したが、排他的論理和回路１７，１８の出力端子をそ
れぞれＲ−Ｓラッチ１９のリセット信号入力端子Ｒ，リ
セット信号入力端子Ｓに接続し、分周器の出力信号が、
排他的論理和回路１７の出力Ｇ１７の立ち上がりに同期
して立ち下がり、排他的論理和回路１８の出力Ｇ１８の
立ち上がりに同期して立ち上がるようにしても良い。

【００３３】さらに、Ｒ−Ｓラッチの代わりにエッジ動
作を行うラッチを用い、分周器の出力信号が、排他的論
理和回路１７の出力Ｇ１７の立ち下がりに同期して立ち
上がり、排他的論理和回路１８の出力Ｇ１８の立ち下が
りに同期して立ち下がる、或いは排他的論理和回路１７
の出力Ｇ１７の立ち下がりに同期して立ち下がり、排他
的論理和回路１８の出力Ｇ１８の立ち下がりに同期して
立ち上がるようにしても良い。

【００３４】

【発明の効果】以上のように、この発明によれば、被分
周信号をｎを２以上の自然数としたときの１／（２ｎ−
１）の分周比によって分周し、分周出力を生成する分周
器であって、被分周信号の立ち上がりエッジに同期して
データをシフトする２ｎ−１段のフリップフロップから
なる第１のシフトレジスタと、被分周信号の立ち下がり
エッジに同期してデータをシフトする２ｎ−１段のフリ
ップフロップからなる第２のシフトレジスタと、第１の
シフトレジスタの第１段，第２段のフリップフロップの
出力信号値の排他的論理和を生成する第１の排他的論理
和回路と、第２のシフトレジスタの第２ｎ−３段、第２
ｎ−２段のフリップフロップの出力信号値の排他的論理
和を生成する第２の排他的論理回路と、第１の排他的論
理和回路の出力の第１レベルから第２レベルへのエッジ
に同期して、分周出力の前縁を生成し、第２の排他的論
理和回路の出力の第１レベルから第２レベルへのエッジ
に同期して、分周出力の後縁を生成する分周出力エッジ
生成回路とを設けたので、第１のシフトレジスタ及び第
２のシフトレジスタ内で被分周信号の半周期幅でのシフ
トが行われず、被分周信号の周波数やデューティファク
タに影響を受けにくい分周器を提供することができると
いう効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例を示す分周器の回路図であ
る。

【図２】図１の回路の動作を示すタイミングチャートで
ある。

【図３】従来の分周器を示す回路図である。

【図４】図４の回路の動作を示すタイミングチャートで
ある。

【符号の説明】

１１ クロック入力端子 １３ 分周信号出力端子 １４，１５ シフトレジスタ

Claims (1)

1. 【特許請求の範囲】 【請求項１】 被分周信号をｎを２以上の自然数とした
   ときの１／（２ｎ−１）の分周比によって分周し、分周
   出力を生成する分周器であって、 前記被分周信号の立ち上がりエッジに同期してデータを
   シフトする２ｎ−１段のフリップフロップからなる第１
   のシフトレジスタと、 前記被分周信号の立ち下がりエッジに同期してデータを
   シフトする２ｎ−１段のフリップフロップからなる第２
   のシフトレジスタと、 前記第１のシフトレジスタの第１段，第２段のフリップ
   フロップの出力信号値の排他的論理和を生成する第１の
   排他的論理和回路と、 前記第２のシフトレジスタの第２ｎ−３段、第２ｎ−２
   段のフリップフロップの出力信号値の排他的論理和を生
   成する第２の排他的論理回路と、 前記第１の排他的論理和回路の出力の第１レベルから第
   ２レベルへのエッジに同期して、前記分周出力の前縁を
   生成し、前記第２の排他的論理和回路の出力の第１レベ
   ルから第２レベルへのエッジに同期して、前記分周出力
   の後縁を生成する分周出力エッジ生成回路とを備えた分
   周器。