JPH0522125A - 位相比較回路装置 - Google Patents
位相比較回路装置Info
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- JPH0522125A JPH0522125A JP3174900A JP17490091A JPH0522125A JP H0522125 A JPH0522125 A JP H0522125A JP 3174900 A JP3174900 A JP 3174900A JP 17490091 A JP17490091 A JP 17490091A JP H0522125 A JPH0522125 A JP H0522125A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 基準クロックのデューティに依存せず、入力
信号と基準クロックの位相同期時には２つの出力パルス
巾が等しくなる位相比較回路装置を得ること。 【構成】 位相差検出回路３からの出力がある一定期間
中に複数回出力されることがないように位相差パルス制
御回路４を設け、さらにパルス発生回路５の出力を一定
時間遅らせることができるように遅延回路６を設けたの
で、入力信号と基準クロックの位相同期時にはＰＬＬ
（Phase Locked Loop)の系が安定（ＬＯＣＫ）する。
信号と基準クロックの位相同期時には２つの出力パルス
巾が等しくなる位相比較回路装置を得ること。 【構成】 位相差検出回路３からの出力がある一定期間
中に複数回出力されることがないように位相差パルス制
御回路４を設け、さらにパルス発生回路５の出力を一定
時間遅らせることができるように遅延回路６を設けたの
で、入力信号と基準クロックの位相同期時にはＰＬＬ
（Phase Locked Loop)の系が安定（ＬＯＣＫ）する。
Description
【０００１】
【産業上の利用分野】この発明は、入力信号の位相と基
準クロックの位相とを同期させるPLL(Phａｓｅ Ｌｏｃｋｅ
ｄ Ｌｏｏｐ）に用いる位相比較回路装置に関するもの
である。
準クロックの位相とを同期させるPLL(Phａｓｅ Ｌｏｃｋｅ
ｄ Ｌｏｏｐ）に用いる位相比較回路装置に関するもの
である。
【０００２】
【従来の技術】図５は従来の位相比較回路装置の構成を
示すブロック図である。図において、１は入力信号が与
えられる入力端子、２基準クロック入力端子、３は入力
端子１と基準クロック入力端子２から与えられる基準ク
ロックとの位相差をパルス巾に対応させて出力する位相
差検出回路、５は位相差検出回路３からの出力パルスを
検出して一定時間巾のパルスを出力するパルス発生回路
である。この図５において、位相差検出回路３は図６に
示すようにＤフリップフロップ２２とＥＸＮＯＲゲート
２３から構成されており、パルス発生回路５はＤフリッ
プフロップ２４とＡＮＤゲート２５から構成されてい
る。
示すブロック図である。図において、１は入力信号が与
えられる入力端子、２基準クロック入力端子、３は入力
端子１と基準クロック入力端子２から与えられる基準ク
ロックとの位相差をパルス巾に対応させて出力する位相
差検出回路、５は位相差検出回路３からの出力パルスを
検出して一定時間巾のパルスを出力するパルス発生回路
である。この図５において、位相差検出回路３は図６に
示すようにＤフリップフロップ２２とＥＸＮＯＲゲート
２３から構成されており、パルス発生回路５はＤフリッ
プフロップ２４とＡＮＤゲート２５から構成されてい
る。
【０００３】次に従来の位相比較回路装置の動作につい
て説明する。入力端子１より入力された信号と基準クロ
ック入力端子２から入力された基準クロックの位相差を
パルス巾に対応させて位相差検出回路３より出力する。
この出力パルスは電流源制御信号１として電流源制御信
号出力７より出力される。また、位相差検出回路３から
パルスが出力されたことを検出して、パルス発生回路５
から基準クロックが“Ｈ”となる時間巾と等しい巾のパ
ルスを電流源制御信号２として電流源制御信号出力８よ
り出力する。
て説明する。入力端子１より入力された信号と基準クロ
ック入力端子２から入力された基準クロックの位相差を
パルス巾に対応させて位相差検出回路３より出力する。
この出力パルスは電流源制御信号１として電流源制御信
号出力７より出力される。また、位相差検出回路３から
パルスが出力されたことを検出して、パルス発生回路５
から基準クロックが“Ｈ”となる時間巾と等しい巾のパ
ルスを電流源制御信号２として電流源制御信号出力８よ
り出力する。
【０００４】この動作をデューティ５０％の基準クロッ
クを入力し、基準信号に対して進みをもつ信号を入力し
た場合を示す図１０および図６を用いて説明する。Ｄフ
リップフロップ２２はそのトリガ入力に基準クロック１
７ａが入力され、そのＤ入力に入力信号１８ａが入力さ
れており、そのＱ出力は図１０に示すように入力信号１
８ａの立ち上がりから基準クロック１７ａの立ち上がり
まで遅れて立ち上がる。そしてＥＸＮＯＲゲート２３に
よりＤフリップフロップ２２のＱ出力と入力信号１８ａ
のＥＸＮＯＲをとることにより、その出力は入力信号１
８ａの立ち上がりで立ち下がり、Ｑ出力の立ち上がりで
立ち上がるものとなり、これが電流源制御信号出力７よ
り出力される。
クを入力し、基準信号に対して進みをもつ信号を入力し
た場合を示す図１０および図６を用いて説明する。Ｄフ
リップフロップ２２はそのトリガ入力に基準クロック１
７ａが入力され、そのＤ入力に入力信号１８ａが入力さ
れており、そのＱ出力は図１０に示すように入力信号１
８ａの立ち上がりから基準クロック１７ａの立ち上がり
まで遅れて立ち上がる。そしてＥＸＮＯＲゲート２３に
よりＤフリップフロップ２２のＱ出力と入力信号１８ａ
のＥＸＮＯＲをとることにより、その出力は入力信号１
８ａの立ち上がりで立ち下がり、Ｑ出力の立ち上がりで
立ち上がるものとなり、これが電流源制御信号出力７よ
り出力される。
【０００５】また、Ｄフリップフロップ２４はそのトリ
ガ入力に基準クロック１７ａが入力され、そのＤ入力に
ＥＸＮＯＲゲート２３の出力が入力されており、その／
Ｑ出力は図１０に示すようにＥＸＮＯＲゲート２３の出
力の立ち上がりで立ち上がり、基準クロック１７ａの立
ち上がりで立ち下がる。そしてＡＮＤゲート２５により
Ｄフリップフロップ２４の／Ｑ出力と基準クロック１７
ａのＡＮＤをとることにより、その出力はＥＸＮＯＲゲ
ート２３の出力の立ち上がりで立ち上がり基準クロック
１７ａの１クロック分持続して立ち下がるものとなり、
これが電流源制御信号出力８より出力される。
ガ入力に基準クロック１７ａが入力され、そのＤ入力に
ＥＸＮＯＲゲート２３の出力が入力されており、その／
Ｑ出力は図１０に示すようにＥＸＮＯＲゲート２３の出
力の立ち上がりで立ち上がり、基準クロック１７ａの立
ち上がりで立ち下がる。そしてＡＮＤゲート２５により
Ｄフリップフロップ２４の／Ｑ出力と基準クロック１７
ａのＡＮＤをとることにより、その出力はＥＸＮＯＲゲ
ート２３の出力の立ち上がりで立ち上がり基準クロック
１７ａの１クロック分持続して立ち下がるものとなり、
これが電流源制御信号出力８より出力される。
【０００６】図７は従来の位相比較回路装置にデューテ
ィ５０％の基準クロックを入力した場合の動作図であ
る。基準クロック１７ａに対して進みをもつ入力信号１
８ａが入力された場合、上述のような電流源制御信号２
０ｇと電流源制御信号２１ｇが出力される。同様に基準
クロック１７ａに対して同期状態にある入力信号１８
ｂ，遅れをもつ入力信号１８ｃをそれぞれ入力した場合
の出力が電流源制御信号２０ｈ，２０ｉと電流源制御信
号２１ｈ，２１ｉである。
ィ５０％の基準クロックを入力した場合の動作図であ
る。基準クロック１７ａに対して進みをもつ入力信号１
８ａが入力された場合、上述のような電流源制御信号２
０ｇと電流源制御信号２１ｇが出力される。同様に基準
クロック１７ａに対して同期状態にある入力信号１８
ｂ，遅れをもつ入力信号１８ｃをそれぞれ入力した場合
の出力が電流源制御信号２０ｈ，２０ｉと電流源制御信
号２１ｈ，２１ｉである。
【０００７】電流源制御信号２１のパルス巾が常に一定
であるから電流源制御信号２０のパルス巾が電流源制御
信号２１のパルス巾より広い場合、基準クロック１７が
進むように、電流源制御信号２１のパルス巾より狭い場
合、基準クロック１７が遅くなるように、又電流源制御
信号２０と電流源制御信号２１のパルス巾が等しい場合
は基準クロック１７に変化を与えないようにＰＬＬ（Ph
aseLocked Loop)の系を構成すればよい。
であるから電流源制御信号２０のパルス巾が電流源制御
信号２１のパルス巾より広い場合、基準クロック１７が
進むように、電流源制御信号２１のパルス巾より狭い場
合、基準クロック１７が遅くなるように、又電流源制御
信号２０と電流源制御信号２１のパルス巾が等しい場合
は基準クロック１７に変化を与えないようにＰＬＬ（Ph
aseLocked Loop)の系を構成すればよい。
【０００８】図８は従来の位相比較回路装置にデューテ
ィが２５％の基準クロックを入力した場合の動作図であ
る。基準クロック１７ｂに対して進みをもつ入力信号１
８ａ，同期状態にある入力信号１８ｂ，遅れをもつ入力
信号１８ｃを入力した場合の電流源制御信号２０ｊ，２
０ｋ，２０ｌ，電流源制御信号２１ｊ，２１ｋ，２１
ｌ）であるが、基準クロック１７ｂに対して同期状態に
ある入力信号１８ｂを入力した場合でも電流源制御信号
２０ｋと電流源制御信号２１ｋのパルス巾が等しくなら
ないため、ＰＬＬのループは同期のとれた場合にＬＯＣ
Ｋ状態とはならずに、入力信号１８が遅れて電流源制御
信号２０と電流源制御信号２１のパルス巾が等しくなっ
た状態でＬＯＣＫ状態となる。
ィが２５％の基準クロックを入力した場合の動作図であ
る。基準クロック１７ｂに対して進みをもつ入力信号１
８ａ，同期状態にある入力信号１８ｂ，遅れをもつ入力
信号１８ｃを入力した場合の電流源制御信号２０ｊ，２
０ｋ，２０ｌ，電流源制御信号２１ｊ，２１ｋ，２１
ｌ）であるが、基準クロック１７ｂに対して同期状態に
ある入力信号１８ｂを入力した場合でも電流源制御信号
２０ｋと電流源制御信号２１ｋのパルス巾が等しくなら
ないため、ＰＬＬのループは同期のとれた場合にＬＯＣ
Ｋ状態とはならずに、入力信号１８が遅れて電流源制御
信号２０と電流源制御信号２１のパルス巾が等しくなっ
た状態でＬＯＣＫ状態となる。
【０００９】
【発明が解決しようとする課題】従来の位相比較回路装
置は以上のように構成されているので、位相同期回路に
用いる場合に基準クロックのデューティが５０％以外で
は入力信号と基準クロックの位相が同期しているにもか
かわらず、定電流源を制御する２つの出力パルス巾が等
しくならないため、ループが正常なＬＯＣＫをしないと
いう問題点があった。
置は以上のように構成されているので、位相同期回路に
用いる場合に基準クロックのデューティが５０％以外で
は入力信号と基準クロックの位相が同期しているにもか
かわらず、定電流源を制御する２つの出力パルス巾が等
しくならないため、ループが正常なＬＯＣＫをしないと
いう問題点があった。
【００１０】この発明は上記のような問題点を解消する
ためになされたもので、基準クロックのデューティにか
かわらず、入力信号と基準クロックの位相が同期状態に
なったならば、定電流源を制御する２つの出力パルス巾
が等しくなるような位相比較回路装置を得ることを目的
とする。
ためになされたもので、基準クロックのデューティにか
かわらず、入力信号と基準クロックの位相が同期状態に
なったならば、定電流源を制御する２つの出力パルス巾
が等しくなるような位相比較回路装置を得ることを目的
とする。
【００１１】
【課題を解決するための手段】この発明に係る位相比較
回路装置は位相差検出回路からの出力がある一定期間中
に複数回出力されることがないように位相差パルス制御
回路を設け、さらにパルス発生回路の出力を一定時間遅
らせることができるように遅延回路を設けたものであ
る。
回路装置は位相差検出回路からの出力がある一定期間中
に複数回出力されることがないように位相差パルス制御
回路を設け、さらにパルス発生回路の出力を一定時間遅
らせることができるように遅延回路を設けたものであ
る。
【００１２】
【作用】この発明における位相差パルス制御回路は、一
定期間内に入力信号の変化が複数回ある場合でも一回だ
け位相差パルスを出力するように制御する。また遅延回
路はパルス発生回路の出力を一定時間遅らせることがで
きるので、基準クロックのデューティと基準クロックと
入力信号の位相差を独立にすることができる。
定期間内に入力信号の変化が複数回ある場合でも一回だ
け位相差パルスを出力するように制御する。また遅延回
路はパルス発生回路の出力を一定時間遅らせることがで
きるので、基準クロックのデューティと基準クロックと
入力信号の位相差を独立にすることができる。
【００１３】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による位相比較回路装
置を示す。図において、１は入力信号が与えられる入力
端子、２は基準クロック入力端子、３は入力端子から与
えられる入力信号と基準クロック入力端子２から与えら
れる基準クロックとの位相差をパルス巾に対応させて出
力する位相差検出回路、４は位相差検出回路３からの出
力パルスと基準クロックを入力とし、一定期間内に複数
回パルスを出力させないように制御する位相差パルス制
御回路、５は位相差パルス制御回路４からの出力パルス
を検出して一定時間巾のパルスを出力するパルス発生回
路、６はパルス発生回路５からの出力パルスを一定時間
遅らせて出力する遅延回路である。
する。図１はこの発明の一実施例による位相比較回路装
置を示す。図において、１は入力信号が与えられる入力
端子、２は基準クロック入力端子、３は入力端子から与
えられる入力信号と基準クロック入力端子２から与えら
れる基準クロックとの位相差をパルス巾に対応させて出
力する位相差検出回路、４は位相差検出回路３からの出
力パルスと基準クロックを入力とし、一定期間内に複数
回パルスを出力させないように制御する位相差パルス制
御回路、５は位相差パルス制御回路４からの出力パルス
を検出して一定時間巾のパルスを出力するパルス発生回
路、６はパルス発生回路５からの出力パルスを一定時間
遅らせて出力する遅延回路である。
【００１４】この図１において、位相差検出回路３は図
２に示すようにＤフリップフロップ９とＥＸＯＲゲート
１１から構成されており、位相差パルス制御回路４はＤ
フリップフロップ１０，ＥＸＮＯＲゲート１２およびＮ
ＡＮＤゲート１３から構成されている。またパルス発生
回路５は図２に示すようにＤフリップフロップ１４とＮ
ＯＲゲート１６から構成されており、遅延回路６はＤフ
リップフロップ１５から構成されている。
２に示すようにＤフリップフロップ９とＥＸＯＲゲート
１１から構成されており、位相差パルス制御回路４はＤ
フリップフロップ１０，ＥＸＮＯＲゲート１２およびＮ
ＡＮＤゲート１３から構成されている。またパルス発生
回路５は図２に示すようにＤフリップフロップ１４とＮ
ＯＲゲート１６から構成されており、遅延回路６はＤフ
リップフロップ１５から構成されている。
【００１５】次に本実施例の位相比較回路装置の動作に
ついて説明する。入力端子１より入力された信号と基準
クロック入力端子２から入力された基準クロックの位相
差をパルス巾に対応させて位相差検出回路３より出力す
る。この出力パルスを一定期間内に複数回出力させない
ようにする位相差パルス制御回路４に入力し、この位相
差パルス制御回路４から出力されたパルスは電流源制御
信号１として電流源制御信号出力７より出力される。ま
た、位相差パルス制御回路４からパルスが出力されたこ
とを検出してパルス発生回路５からあらかじめ設定した
一定巾のパルスを出力し、この出力パルスを遅延回路６
に入力し、一定時間遅らせて電流源制御信号２として電
流源制御信号出力８より出力する。
ついて説明する。入力端子１より入力された信号と基準
クロック入力端子２から入力された基準クロックの位相
差をパルス巾に対応させて位相差検出回路３より出力す
る。この出力パルスを一定期間内に複数回出力させない
ようにする位相差パルス制御回路４に入力し、この位相
差パルス制御回路４から出力されたパルスは電流源制御
信号１として電流源制御信号出力７より出力される。ま
た、位相差パルス制御回路４からパルスが出力されたこ
とを検出してパルス発生回路５からあらかじめ設定した
一定巾のパルスを出力し、この出力パルスを遅延回路６
に入力し、一定時間遅らせて電流源制御信号２として電
流源制御信号出力８より出力する。
【００１６】この動作をデューティ５０％の基準クロッ
クを入力し、基準信号に対して進みをもつ信号を入力し
た場合を示す図９および図２を用いて説明する。Ｄフリ
ップフロップ９はそのトリガ入力に基準クロック１７ａ
が入力され、そのＤ入力に入力信号１８ａが入力されて
おり、そのＱ出力は図９に示すように入力信号１８ａの
立ち上がりから基準クロック１７ａの立ち上がりまで遅
れて立ち上がる。そしてＥＸＯＲゲート１１によりＤフ
リップフロップ９のＱ出力と入力信号１８ａのＥＸＯＲ
をとることにより、その出力は入力信号１８ａの立ち上
がりで立ち上がり、Ｑ出力の立ち上がりで立ち下がるも
のとなる。
クを入力し、基準信号に対して進みをもつ信号を入力し
た場合を示す図９および図２を用いて説明する。Ｄフリ
ップフロップ９はそのトリガ入力に基準クロック１７ａ
が入力され、そのＤ入力に入力信号１８ａが入力されて
おり、そのＱ出力は図９に示すように入力信号１８ａの
立ち上がりから基準クロック１７ａの立ち上がりまで遅
れて立ち上がる。そしてＥＸＯＲゲート１１によりＤフ
リップフロップ９のＱ出力と入力信号１８ａのＥＸＯＲ
をとることにより、その出力は入力信号１８ａの立ち上
がりで立ち上がり、Ｑ出力の立ち上がりで立ち下がるも
のとなる。
【００１７】また、Ｄフリップフロップ１０はそのトリ
ガ入力に基準クロック１７ａが入力され、そのＤ入力に
Ｄフリップフロップ９のＱ出力が入力されており、その
Ｑ出力は図９に示すようにＤフリップフロップ９のＱ出
力より基準クロック１７ａの１クロック分遅延される。
そしてＥＸＮＯＲゲート１２によりＤフリップフロップ
９および１０のＱ出力のＥＸＮＯＲをとることにより、
その出力はＤフリップフロップ９のＱ出力の立ち上がり
で立ち下がり、Ｄフリップフロップ１０のＱ出力の立ち
上がりで立ち上がる。そしてＮＡＮＤゲート１３により
このＥＸＮＯＲゲート１２出力とＥＸＯＲゲート１１出
力のＮＡＮＤをとることにより、ＥＸＯＲゲート１１出
力を反転した電流源制御信号出力７が出力される。
ガ入力に基準クロック１７ａが入力され、そのＤ入力に
Ｄフリップフロップ９のＱ出力が入力されており、その
Ｑ出力は図９に示すようにＤフリップフロップ９のＱ出
力より基準クロック１７ａの１クロック分遅延される。
そしてＥＸＮＯＲゲート１２によりＤフリップフロップ
９および１０のＱ出力のＥＸＮＯＲをとることにより、
その出力はＤフリップフロップ９のＱ出力の立ち上がり
で立ち下がり、Ｄフリップフロップ１０のＱ出力の立ち
上がりで立ち上がる。そしてＮＡＮＤゲート１３により
このＥＸＮＯＲゲート１２出力とＥＸＯＲゲート１１出
力のＮＡＮＤをとることにより、ＥＸＯＲゲート１１出
力を反転した電流源制御信号出力７が出力される。
【００１８】また、Ｄフリップフロップ１４はそのトリ
ガ入力に基準クロック１７ａが入力され、そのＤ入力に
ＮＡＮＤゲート１３出力が入力されており、そのＱ出力
は図９に示すようにＮＡＮＤゲート１３出力の立ち上が
りで立ち下がり、基準クロック１７ａの立ち上がりで立
ち上がる。Ｄフリップフロップ１５はその反転トリガ入
力に基準クロック１７ａが入力され、そのＤ入力にＤフ
リップフロップ１４のＱ出力が入力されており、そのＱ
出力は図９に示すようにＤフリップフロップ１４のＱ出
力を基準クロック１７ａの半クロック周期分遅延させた
ものとなる。そしてＮＯＲゲート１６によりＤフリップ
フロップ１４および１５のＱ出力のＮＯＲをとることに
より、Ｄフリップフロップ１５のＱ出力の立ち下がりで
立ち上がり、Ｄフリップフロップ１４のＱ出力の立ち上
がりで立ち上がる電流源制御信号出力８が出力される。
ガ入力に基準クロック１７ａが入力され、そのＤ入力に
ＮＡＮＤゲート１３出力が入力されており、そのＱ出力
は図９に示すようにＮＡＮＤゲート１３出力の立ち上が
りで立ち下がり、基準クロック１７ａの立ち上がりで立
ち上がる。Ｄフリップフロップ１５はその反転トリガ入
力に基準クロック１７ａが入力され、そのＤ入力にＤフ
リップフロップ１４のＱ出力が入力されており、そのＱ
出力は図９に示すようにＤフリップフロップ１４のＱ出
力を基準クロック１７ａの半クロック周期分遅延させた
ものとなる。そしてＮＯＲゲート１６によりＤフリップ
フロップ１４および１５のＱ出力のＮＯＲをとることに
より、Ｄフリップフロップ１５のＱ出力の立ち下がりで
立ち上がり、Ｄフリップフロップ１４のＱ出力の立ち上
がりで立ち上がる電流源制御信号出力８が出力される。
【００１９】図３は本発明による位相比較回路装置にデ
ューティ５０％の基準クロックを入力した場合の動作図
である。基準クロック１７ａに対して進みをもつ入力信
号１８ａが入力された場合、入力信号の変化時に、電流
源制御信号１−２０ａが“Ｈ”から“Ｌ”に変化し、基
準クロック１７ａの立上がりと同時に電流源制御信号２
０ａが“Ｌ”から“Ｈ”にもどる。
ューティ５０％の基準クロックを入力した場合の動作図
である。基準クロック１７ａに対して進みをもつ入力信
号１８ａが入力された場合、入力信号の変化時に、電流
源制御信号１−２０ａが“Ｈ”から“Ｌ”に変化し、基
準クロック１７ａの立上がりと同時に電流源制御信号２
０ａが“Ｌ”から“Ｈ”にもどる。
【００２０】電流源制御信号２０ａが“Ｌ”から“Ｈ”
に変化後、基準クロック１７ａの半周期遅れて電流源制
御信号２１ａが基準クロック１７ａの半周期だけ“Ｈ”
が出力される。以下、電流源制御信号の動作については
同様である。
に変化後、基準クロック１７ａの半周期遅れて電流源制
御信号２１ａが基準クロック１７ａの半周期だけ“Ｈ”
が出力される。以下、電流源制御信号の動作については
同様である。
【００２１】基準クロック１７ａに対して同期状態にあ
る入力信号１８ｂが入力された場合、及び基準クロック
１７ａに対して遅れをもつ入力信号１８ｃが入力された
場合についても上記と同様の動作をする。
る入力信号１８ｂが入力された場合、及び基準クロック
１７ａに対して遅れをもつ入力信号１８ｃが入力された
場合についても上記と同様の動作をする。
【００２２】図４は基準クロック１７ｂのデューティが
２５％の場合について動作を説明したものである。基準
クロック１７ａのデューティが５０％の場合と同一の動
作をする。いずれの場合においても基準クロックと入力
信号の位相差は電流源制御信号２０と電流源制御信号２
１のパルス巾の差となって表われる。従って、電流源制
御信号２０のパルス巾が電流源制御信号２１のパルス巾
より広い場合、基準クロック１７が進むように、電流源
制御信号２１のパルス巾より狭い場合、基準クロック１
７が遅くなるように、また電流源制御信号２０と電流源
制御信号２−２1のパルス巾が等しい場合は基準クロッ
ク１７に変化を与えないようにＰＬＬ（Ｐｈａｓｅ Ｌ
ｏｃｋｅｄ Ｌｏｏｐ） の系を構成すればよい。
２５％の場合について動作を説明したものである。基準
クロック１７ａのデューティが５０％の場合と同一の動
作をする。いずれの場合においても基準クロックと入力
信号の位相差は電流源制御信号２０と電流源制御信号２
１のパルス巾の差となって表われる。従って、電流源制
御信号２０のパルス巾が電流源制御信号２１のパルス巾
より広い場合、基準クロック１７が進むように、電流源
制御信号２１のパルス巾より狭い場合、基準クロック１
７が遅くなるように、また電流源制御信号２０と電流源
制御信号２−２1のパルス巾が等しい場合は基準クロッ
ク１７に変化を与えないようにＰＬＬ（Ｐｈａｓｅ Ｌ
ｏｃｋｅｄ Ｌｏｏｐ） の系を構成すればよい。
【００２３】図中、１９の位相差パルス制御信号は、入
力信号１８の位相変化後、最初の基準クロック１７の立
上がりエッジから１クロックの間“Ｌ”となる。位相差
パルス制御信号１９が“Ｌ”の期間中に入力信号１８の
位相変化があるような入力信号１８が入力された場合で
も電流源制御信号２０に変化を与えることがないように
している。
力信号１８の位相変化後、最初の基準クロック１７の立
上がりエッジから１クロックの間“Ｌ”となる。位相差
パルス制御信号１９が“Ｌ”の期間中に入力信号１８の
位相変化があるような入力信号１８が入力された場合で
も電流源制御信号２０に変化を与えることがないように
している。
【００２４】なお、上記実施例においては、基準クロッ
クに対して入力信号が進みをもっている場合に電流源制
御信号１のパルス巾が広く、入力信号が遅れをもってい
る場合に電流源制御信号２のパルス巾が狭くなるように
示しているが、これは位相比較回路装置外部の基準クロ
ック発生装置と電流源の構成に依存するものである。ま
た、各電流源制御信号のアクティブについても同様であ
る。
クに対して入力信号が進みをもっている場合に電流源制
御信号１のパルス巾が広く、入力信号が遅れをもってい
る場合に電流源制御信号２のパルス巾が狭くなるように
示しているが、これは位相比較回路装置外部の基準クロ
ック発生装置と電流源の構成に依存するものである。ま
た、各電流源制御信号のアクティブについても同様であ
る。
【００２５】また、上記実施例では、基準クロックの立
下がりと入力信号の変化点が一致する状態を同期状態と
説明しているが、基準クロックの立上がりと入力信号の
変化点を同期させる場合にも適用可能である。
下がりと入力信号の変化点が一致する状態を同期状態と
説明しているが、基準クロックの立上がりと入力信号の
変化点を同期させる場合にも適用可能である。
【００２６】さらに、位相比較回路についても同様の機
能を果たす構成であれば任意のものに適用できることは
言うまでもない。
能を果たす構成であれば任意のものに適用できることは
言うまでもない。
【００２７】
【発明の効果】以上のように、この発明に係る位相比較
回路装置によれば、基準クロックと入力信号との位相差
が基準クロックのデューティとは無関係に電流源を制御
する２つの制御パルス巾の差として出力されるような構
成としているので、基準クロックのデューティにかかわ
らず位相同期回路を構成することができるという効果が
ある。
回路装置によれば、基準クロックと入力信号との位相差
が基準クロックのデューティとは無関係に電流源を制御
する２つの制御パルス巾の差として出力されるような構
成としているので、基準クロックのデューティにかかわ
らず位相同期回路を構成することができるという効果が
ある。
【図１】この発明の一実施例による位相比較回路装置の
ブロック図である。
ブロック図である。
【図２】この発明の一実施例による位相比較回路装置の
内部構成例を示す図である。
内部構成例を示す図である。
【図３】クロックデューティ５０％における図１の位相
比較回路装置の動作説明図である。
比較回路装置の動作説明図である。
【図４】クロックデューティ２５％における図１の位相
比較回路装置の動作説明図である。
比較回路装置の動作説明図である。
【図５】従来の位相比較回路装置の構成を示すブロック
図である。
図である。
【図６】従来の位相比較回路装置の内部構成例を示す図
である。
である。
【図７】クロックデューティ５０％における従来の位相
比較回路装置の動作説明図である。
比較回路装置の動作説明図である。
【図８】クロックデューティ２５％における従来の位相
比較回路装置の動作説明図である。
比較回路装置の動作説明図である。
【図９】クロックデューティ５０％における図１の位相
比較回路装置を構成する各回路の出力波形を示す図であ
る。
比較回路装置を構成する各回路の出力波形を示す図であ
る。
【図１０】クロックデューティ５０％における図５の位
相比較回路装置を構成する各回路の出力波形を示す図で
ある。
相比較回路装置を構成する各回路の出力波形を示す図で
ある。
１ 入力端子 ２ 基準クロック入力端子 ３ 位相差検出回路 ４ 位相差パルス制御信号 ５ パルス発生回路 ６ 遅延回路 ７，８ 電流源制御信号出力 ９，１０ Ｄフリップフロップ １１ ＥＸＯＲゲート １２ ＥＸＮＯＲゲート １３ ＮＡＮＤゲート １４，１５ Ｄフリップフロップ １６ ＮＯＲゲート １７ 基準クロック １８ 入力信号 １９ 位相差パルス制御信号 ２０，２１ 電流源制御信号 ２２ Ｄフリップフロップ ２３ ＥＸＮＯＲゲート ２４ Ｄフリップフロップ ２５ ＡＮＤゲート
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年９月２９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図５は従来の位相比較回路装置の構成を
示すブロック図である。図において、１は入力信号が与
えられる入力端子、２は基準クロック入力端子、３は入
力端子１と基準クロック入力端子２から与えられる基準
クロックとの位相差をパルス巾に対応させて出力する位
相差検出回路、５は位相差検出回路３からの出力パルス
を検出して一定時間巾のパルスを出力するパルス発生回
路である。この図５において、位相差検出回路３は図６
に示すようにＤフリップフロップ２２とＥＸＮＯＲゲー
ト２３から構成されており、パルス発生回路５はＤフリ
ップフロップ２４とＡＮＤゲート２５から構成されてい
る。
示すブロック図である。図において、１は入力信号が与
えられる入力端子、２は基準クロック入力端子、３は入
力端子１と基準クロック入力端子２から与えられる基準
クロックとの位相差をパルス巾に対応させて出力する位
相差検出回路、５は位相差検出回路３からの出力パルス
を検出して一定時間巾のパルスを出力するパルス発生回
路である。この図５において、位相差検出回路３は図６
に示すようにＤフリップフロップ２２とＥＸＮＯＲゲー
ト２３から構成されており、パルス発生回路５はＤフリ
ップフロップ２４とＡＮＤゲート２５から構成されてい
る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】この動作をデューティ５０％の基準クロッ
クを入力し、基準信号に対して進みをもつ信号を入力し
た場合を示す図１０および図６を用いて説明する。Ｄフ
リップフロップ２２はそのトリガ入力に基準クロック１
７ａが入力され、そのＤ入力に入力信号１８ａが入力さ
れており、そのＱ出力は図１０に示すように入力信号１
８ａを基準クロック１７ａの立上がりでラッチしたもの
となる。そしてＥＸＮＯＲゲート２３によりＤフリップ
フロップ２２のＱ出力と入力信号１８ａのＥＸＮＯＲを
とることにより、その出力は入力信号１８ａの変化点で
立ち下がり、Ｑ出力の変化点で立ち上がるものとなり、
これが電流源制御信号出力７より出力される。
クを入力し、基準信号に対して進みをもつ信号を入力し
た場合を示す図１０および図６を用いて説明する。Ｄフ
リップフロップ２２はそのトリガ入力に基準クロック１
７ａが入力され、そのＤ入力に入力信号１８ａが入力さ
れており、そのＱ出力は図１０に示すように入力信号１
８ａを基準クロック１７ａの立上がりでラッチしたもの
となる。そしてＥＸＮＯＲゲート２３によりＤフリップ
フロップ２２のＱ出力と入力信号１８ａのＥＸＮＯＲを
とることにより、その出力は入力信号１８ａの変化点で
立ち下がり、Ｑ出力の変化点で立ち上がるものとなり、
これが電流源制御信号出力７より出力される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】また、Ｄフリップフロップ２４はそのトリ
ガ入力に基準クロック１７ａが入力され、そのＤ入力に
ＥＸＮＯＲゲート２３の出力が入力されており、その／
Ｑ出力は図１０に示すようにＥＸＮＯＲゲート２３の出
力を基準クロック１７ａの立ち上がりでラッチしたもの
の反転となる。そしてＡＮＤゲート２５によりＤフリッ
プフロップ２４の／Ｑ出力と基準クロック１７ａのＡＮ
Ｄをとることにより、その出力はＥＸＮＯＲゲート２３
の出力が“Ｌ”から“Ｈ”に変化した直後に基準クロッ
ク１７ａの半周期だけ“Ｈ”となり、これが電流源制御
信号出力８より出力される。
ガ入力に基準クロック１７ａが入力され、そのＤ入力に
ＥＸＮＯＲゲート２３の出力が入力されており、その／
Ｑ出力は図１０に示すようにＥＸＮＯＲゲート２３の出
力を基準クロック１７ａの立ち上がりでラッチしたもの
の反転となる。そしてＡＮＤゲート２５によりＤフリッ
プフロップ２４の／Ｑ出力と基準クロック１７ａのＡＮ
Ｄをとることにより、その出力はＥＸＮＯＲゲート２３
の出力が“Ｌ”から“Ｈ”に変化した直後に基準クロッ
ク１７ａの半周期だけ“Ｈ”となり、これが電流源制御
信号出力８より出力される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】この動作をデューティ５０％の基準クロッ
クを入力し、基準信号に対して進みをもつ信号を入力し
た場合を示す図９および図２を用いて説明する。Ｄフリ
ップフロップ９はそのトリガ入力に基準クロック１７ａ
が入力され、そのＤ入力に入力信号１８ａが入力されて
おり、そのＱ出力は図９に示すように入力信号１８ａを
基準クロック１７ａの立ち上がりでラッチした出力とな
る。そしてＥＸＯＲゲート１１によりＤフリップフロッ
プ９のＱ出力と入力信号１８ａのＥＸＯＲをとることに
より、その出力は入力信号１８ａの変化点で立ち上が
り、その後一番最初の基準クロック１７ａの立ち上がり
で立ち下がるものとなる。
クを入力し、基準信号に対して進みをもつ信号を入力し
た場合を示す図９および図２を用いて説明する。Ｄフリ
ップフロップ９はそのトリガ入力に基準クロック１７ａ
が入力され、そのＤ入力に入力信号１８ａが入力されて
おり、そのＱ出力は図９に示すように入力信号１８ａを
基準クロック１７ａの立ち上がりでラッチした出力とな
る。そしてＥＸＯＲゲート１１によりＤフリップフロッ
プ９のＱ出力と入力信号１８ａのＥＸＯＲをとることに
より、その出力は入力信号１８ａの変化点で立ち上が
り、その後一番最初の基準クロック１７ａの立ち上がり
で立ち下がるものとなる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】また、Ｄフリップフロップ１０はそのトリ
ガ入力に基準クロック１７ａが入力され、そのＤ入力に
Ｄフリップフロップ９のＱ出力が入力されており、その
Ｑ出力は図９に示すようにＤフリップフロップ９のＱ出
力より基準クロック１７ａの１クロック分遅延される。
そしてＥＸＮＯＲゲート１２によりＤフリップフロップ
９および１０のＱ出力のＥＸＮＯＲをとることにより、
その出力はＤフリップフロップ９のＱ出力の変化点で立
ち下がり、Ｄフリップフロップ１０のＱ出力がその後最
初に変化した点で立ち上がる。そしてＮＡＮＤゲート１
３によりこのＥＸＮＯＲゲート１２出力とＥＸＯＲゲー
ト１１出力のＮＡＮＤをとることにより、基準クロック
１７ａの１周期内に入力信号１８ａの変化が複数回発生
しても電流源制御信号出力７からは１回だけ電流源制御
信号が出力される。
ガ入力に基準クロック１７ａが入力され、そのＤ入力に
Ｄフリップフロップ９のＱ出力が入力されており、その
Ｑ出力は図９に示すようにＤフリップフロップ９のＱ出
力より基準クロック１７ａの１クロック分遅延される。
そしてＥＸＮＯＲゲート１２によりＤフリップフロップ
９および１０のＱ出力のＥＸＮＯＲをとることにより、
その出力はＤフリップフロップ９のＱ出力の変化点で立
ち下がり、Ｄフリップフロップ１０のＱ出力がその後最
初に変化した点で立ち上がる。そしてＮＡＮＤゲート１
３によりこのＥＸＮＯＲゲート１２出力とＥＸＯＲゲー
ト１１出力のＮＡＮＤをとることにより、基準クロック
１７ａの１周期内に入力信号１８ａの変化が複数回発生
しても電流源制御信号出力７からは１回だけ電流源制御
信号が出力される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】また、Ｄフリップフロップ１４はそのトリ
ガ入力に基準クロック１７ａが入力され、そのＤ入力に
ＮＡＮＤゲート１３出力が入力されており、そのＱ出力
は図９に示すようにＮＡＮＤゲート１３出力を基準クロ
ック１７ａの立ち上がりでラッチした出力となってい
る。Ｄフリップフロップ１５はその反転トリガ入力に基
準クロック１７ａが入力され、そのＤ入力にＤフリップ
フロップ１４のＱ出力が入力されており、そのＱ出力は
図９に示すようにＤフリップフロップ１４のＱ出力を基
準クロック１７ａの半クロック周期分遅延させたものと
なる。そしてＮＯＲゲート１６によりＤフリップフロッ
プ１４および１５のＱ出力のＮＯＲをとることにより、
Ｄフリップフロップ１４のＱ出力が“Ｌ”でかつＤフリ
ップフロップ１５のＱ出力が“Ｌ”となる区間のみ
“Ｈ”のパルスとして電流源制御信号出力８が出力され
る。
ガ入力に基準クロック１７ａが入力され、そのＤ入力に
ＮＡＮＤゲート１３出力が入力されており、そのＱ出力
は図９に示すようにＮＡＮＤゲート１３出力を基準クロ
ック１７ａの立ち上がりでラッチした出力となってい
る。Ｄフリップフロップ１５はその反転トリガ入力に基
準クロック１７ａが入力され、そのＤ入力にＤフリップ
フロップ１４のＱ出力が入力されており、そのＱ出力は
図９に示すようにＤフリップフロップ１４のＱ出力を基
準クロック１７ａの半クロック周期分遅延させたものと
なる。そしてＮＯＲゲート１６によりＤフリップフロッ
プ１４および１５のＱ出力のＮＯＲをとることにより、
Ｄフリップフロップ１４のＱ出力が“Ｌ”でかつＤフリ
ップフロップ１５のＱ出力が“Ｌ”となる区間のみ
“Ｈ”のパルスとして電流源制御信号出力８が出力され
る。
Claims (1)
- 【特許請求の範囲】 【請求項１】 入力信号と基準クロックの位相差に対応
したパルスを出力する位相差検出回路と、 該位相差検出回路の出力と前記基準クロックを入力とし
て位相検出回路の出力パルスが一定時間内に複数回出力
されることがないように制御する位相差パルス制御回路
と、 前記位相差パルス制御回路からの出力パルスを検出して
一定時間幅をもつパルスを発生するパルス発生回路と、 該パルス発生回路の出力を一定時間遅延させる遅延回路
とを備えたことを特徴とする位相比較回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174900A JPH0522125A (ja) | 1991-07-16 | 1991-07-16 | 位相比較回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174900A JPH0522125A (ja) | 1991-07-16 | 1991-07-16 | 位相比較回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0522125A true JPH0522125A (ja) | 1993-01-29 |
Family
ID=15986656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3174900A Pending JPH0522125A (ja) | 1991-07-16 | 1991-07-16 | 位相比較回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0522125A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100357006B1 (ko) * | 1998-02-10 | 2002-10-18 | 산요 덴키 가부시키가이샤 | 위상 비교기 |
-
1991
- 1991-07-16 JP JP3174900A patent/JPH0522125A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100357006B1 (ko) * | 1998-02-10 | 2002-10-18 | 산요 덴키 가부시키가이샤 | 위상 비교기 |
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