JPS5967730A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPS5967730A JPS5967730A JP57177649A JP17764982A JPS5967730A JP S5967730 A JPS5967730 A JP S5967730A JP 57177649 A JP57177649 A JP 57177649A JP 17764982 A JP17764982 A JP 17764982A JP S5967730 A JPS5967730 A JP S5967730A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input signal
- output
- input
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02B—INTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
- F02B75/00—Other engines
- F02B75/02—Engines characterised by their cycles, e.g. six-stroke
- F02B2075/022—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle
- F02B2075/025—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle two
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、タイミング抽出回路におけるＰＬＬ回路に関
するものである。
するものである。
第１図は従来のＰＬＬ回路の一例のブロック図である。
図において、１は位相比較回路、２はループフィルタ、
３は電圧制御形発振回路である。
３は電圧制御形発振回路である。
以下第１図を用いて従来のＰＬＬ回路の動作について説
明する。位相比較回路１は２つの入力の位相差に応じた
電圧を発生し、この出力をル−プフィルタ２を介して電
圧制暉形発振回□、鳩３に入力する。直圧ｉ１制御形発
ｊ辰回路５６す、入力される電圧値に応じた周波数の信
号を出力する。
明する。位相比較回路１は２つの入力の位相差に応じた
電圧を発生し、この出力をル−プフィルタ２を介して電
圧制暉形発振回□、鳩３に入力する。直圧ｉ１制御形発
ｊ辰回路５６す、入力される電圧値に応じた周波数の信
号を出力する。
電圧制御形発振回路３の出力を位相比較回路８１に帰還
させて一方の人力とすることにより、もう一方の人力信
号に同期したクロック信号を電圧制御形発振回路６の出
力より得るととができる。
させて一方の人力とすることにより、もう一方の人力信
号に同期したクロック信号を電圧制御形発振回路６の出
力より得るととができる。
ここで、ディジタル信号・伝送におけるディジタル信号
を入力信号とし”Ｃ，ディジタル信号と同期したクロッ
ク信号を得ようとす乙場合などにおいては、位相比較回
路１に入力されろ信号入力端子４からの入力信号が欠落
することがある。この場合、位相比較回路１０入力は４
圧制御形発振回路うの出力のみとなるため、位相比較回
路１の出力疏圧が変化して電圧制御形発振回路５の発振
周波数が変化してし櫨う。このように１従来のＰＬＬ回
路においては、入力信号が欠落することで電圧制御形発
振回路３の発振周波数が変化するために、入力信号に同
期した安定なりロック信号を電圧制御形発振回路３の出
力より得ることができないという欠点があった本発明の
目的は、ト記した従来技術の欠点をなくし、入力信号に
同期した安定なりロック信号を得るＦ Ｔ、 Ｔ、回路
を提供するにある。
を入力信号とし”Ｃ，ディジタル信号と同期したクロッ
ク信号を得ようとす乙場合などにおいては、位相比較回
路１に入力されろ信号入力端子４からの入力信号が欠落
することがある。この場合、位相比較回路１０入力は４
圧制御形発振回路うの出力のみとなるため、位相比較回
路１の出力疏圧が変化して電圧制御形発振回路５の発振
周波数が変化してし櫨う。このように１従来のＰＬＬ回
路においては、入力信号が欠落することで電圧制御形発
振回路３の発振周波数が変化するために、入力信号に同
期した安定なりロック信号を電圧制御形発振回路３の出
力より得ることができないという欠点があった本発明の
目的は、ト記した従来技術の欠点をなくし、入力信号に
同期した安定なりロック信号を得るＦ Ｔ、 Ｔ、回路
を提供するにある。
本発明は、遅延回路により入力信号を遅延した信号を位
相比較回路に入力し、もう一方の入力として、電圧制御
形発振回路の出力をゲート回路を介して入力し、入力信
号が欠落した際、電圧制御形発振回路の出方もゲート回
路によυ欠落させることにより、入力信号に同期した安
定なりロック信号を得るようＫなしたことを特敵とする
。
相比較回路に入力し、もう一方の入力として、電圧制御
形発振回路の出力をゲート回路を介して入力し、入力信
号が欠落した際、電圧制御形発振回路の出方もゲート回
路によυ欠落させることにより、入力信号に同期した安
定なりロック信号を得るようＫなしたことを特敵とする
。
以下、図面に示した英だ４例によって本発明を＃紹ＩＫ
説、明する。
説、明する。
第２図は本発明のＰ Ｌ Ｌ回路の一実施例のブロック
図であシ、１〜３は第１図と同様に位相比較回路、ルー
プフィルタ、電圧制御形発振回路である。また６〜８は
本発明によって付加された要素であり、６は遅延回路、
７け岸安定フリップ７０ツブ、８けゲート素子である。
図であシ、１〜３は第１図と同様に位相比較回路、ルー
プフィルタ、電圧制御形発振回路である。また６〜８は
本発明によって付加された要素であり、６は遅延回路、
７け岸安定フリップ７０ツブ、８けゲート素子である。
なお、第６図は嬉２図の各ブロックのａ −ｅ点におけ
る信号波形の一例である。
る信号波形の一例である。
以下第２図、第５図を用いて本発明のＰＬ、Ｌ回路の動
作について説明する。
作について説明する。
第５図（ａ）に示すような入力信号を、遅筆回路６を介
し７て同図（、ｂｌに示すように時間ｔゎだけ遅延して
位相比較回路１に入力する。位相比較回路１のもう一方
の入力としては、ゲート素子８の出力が入力される。こ
のゲート素子８には、電圧制御形発振回路６の出力（８
）と、第３図（ｃ）に示すような入力信号（ａ）の立上
ＤＫ同期し前記出力（ｅ）の／サイクル長を包含するパ
ルス幅ｔｗを出力する単安定フリップフロップ出力（ｃ
ｌとが入力されている。この時、第５図（ａ）に破線に
て示すよう忙例えば２個の入力信号が欠落した場合、欠
落時には単安定７リソプ７０ツブ７は動作しないため、
位相比較回路１には入力信号（ａ）も重圧制御形発１．
長回路５の出力（・〕）も入力されず、位相比較回路１
の出力は高インピーダンスとなり、ループフィルタ２に
よって入力信号が欠落する前の電圧が保持されるために
、電圧制御形発振回路６の発振周波数は変化しない。な
お、入力信号（−）を遅延回路６によって遅延させるこ
とによって、電圧制御形発振回路５の出力の位相が入力
信号の位相よシ進んだ際に、進んだ状態で発振周波数が
固定する事を防止し、入力信号（８）と位相が同期して
発振させることができる。また、電圧制御形発振回路３
に分周回路または逓倍回路を付加することによって、入
力信号に同期した入力信号のＮ倍または４倍のクロック
信号が得られるととは明らかである。
し７て同図（、ｂｌに示すように時間ｔゎだけ遅延して
位相比較回路１に入力する。位相比較回路１のもう一方
の入力としては、ゲート素子８の出力が入力される。こ
のゲート素子８には、電圧制御形発振回路６の出力（８
）と、第３図（ｃ）に示すような入力信号（ａ）の立上
ＤＫ同期し前記出力（ｅ）の／サイクル長を包含するパ
ルス幅ｔｗを出力する単安定フリップフロップ出力（ｃ
ｌとが入力されている。この時、第５図（ａ）に破線に
て示すよう忙例えば２個の入力信号が欠落した場合、欠
落時には単安定７リソプ７０ツブ７は動作しないため、
位相比較回路１には入力信号（ａ）も重圧制御形発１．
長回路５の出力（・〕）も入力されず、位相比較回路１
の出力は高インピーダンスとなり、ループフィルタ２に
よって入力信号が欠落する前の電圧が保持されるために
、電圧制御形発振回路６の発振周波数は変化しない。な
お、入力信号（−）を遅延回路６によって遅延させるこ
とによって、電圧制御形発振回路５の出力の位相が入力
信号の位相よシ進んだ際に、進んだ状態で発振周波数が
固定する事を防止し、入力信号（８）と位相が同期して
発振させることができる。また、電圧制御形発振回路３
に分周回路または逓倍回路を付加することによって、入
力信号に同期した入力信号のＮ倍または４倍のクロック
信号が得られるととは明らかである。
以上、説明したように、本発明によって入力信号が欠落
した場合も入力信号と同期した安定し２だクロック信号
を得ることができるものである。
した場合も入力信号と同期した安定し２だクロック信号
を得ることができるものである。
第１図は従来のＰＬＬ回路の一例のブロック図、第２図
は本発明によるＰＬＬ回路の一実施例のブロック図、第
６図は第２図の各点におけ２：）信号波形図である。 １・・・位相比較回路 ２・・・ループフィル
タ ３・・・電圧制御形発援回路 ４・・ｊ言置入力端子
５・・・同期クロック信号出力端子 ６・・・遅延回路 ７・・・単安定フリップフロップ ８・・・ゲート素子 才 １ 幻 割・ ？ 輿 判・３圀
は本発明によるＰＬＬ回路の一実施例のブロック図、第
６図は第２図の各点におけ２：）信号波形図である。 １・・・位相比較回路 ２・・・ループフィル
タ ３・・・電圧制御形発援回路 ４・・ｊ言置入力端子
５・・・同期クロック信号出力端子 ６・・・遅延回路 ７・・・単安定フリップフロップ ８・・・ゲート素子 才 １ 幻 割・ ？ 輿 判・３圀
Claims (1)
- 位相比較回路とループフィルタと電圧制御形発振回路よ
りなるＰＬＬ回路において、上記位相比較回路の一方の
入力として遅延回路に上り遅延１〜だ入力信号を入力し
、−上記位相比較回路の他方の入力として上記入力信号
の有無及び上記電圧制御形発振回路に関連して開閉され
るゲート手段の出力を入力するようにして構成され、上
記遅延回路を介した入力信号が欠落Ｉ７た際に電圧制御
形発損回路の出力も上記ゲート手段により欠落させるよ
うになしたことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177649A JPS5967730A (ja) | 1982-10-12 | 1982-10-12 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177649A JPS5967730A (ja) | 1982-10-12 | 1982-10-12 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5967730A true JPS5967730A (ja) | 1984-04-17 |
Family
ID=16034680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57177649A Pending JPS5967730A (ja) | 1982-10-12 | 1982-10-12 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5967730A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04290307A (ja) * | 1991-03-19 | 1992-10-14 | Fujitsu Ltd | 位相同期発振回路 |
| US10858712B2 (en) | 2010-01-19 | 2020-12-08 | Renmatix, Inc. | Production of fermentable sugars and lignin from biomass using supercritical fluids |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5383560A (en) * | 1976-12-29 | 1978-07-24 | Fujitsu Ltd | Input follow-up type oscillator circuit |
-
1982
- 1982-10-12 JP JP57177649A patent/JPS5967730A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5383560A (en) * | 1976-12-29 | 1978-07-24 | Fujitsu Ltd | Input follow-up type oscillator circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04290307A (ja) * | 1991-03-19 | 1992-10-14 | Fujitsu Ltd | 位相同期発振回路 |
| US10858712B2 (en) | 2010-01-19 | 2020-12-08 | Renmatix, Inc. | Production of fermentable sugars and lignin from biomass using supercritical fluids |
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