JPH0522146A - アナログ／デイジタル・コンバータ - Google Patents
アナログ／デイジタル・コンバータInfo
- Publication number
- JPH0522146A JPH0522146A JP17640191A JP17640191A JPH0522146A JP H0522146 A JPH0522146 A JP H0522146A JP 17640191 A JP17640191 A JP 17640191A JP 17640191 A JP17640191 A JP 17640191A JP H0522146 A JPH0522146 A JP H0522146A
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- Japan
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- conversion
- msb
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- Pending
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Abstract
(57)【要約】 （修正有）
【目的】シングルチップ・マイクロコンピュータに内蔵
されたアナログ／ディジタル・コンバータにおいて、そ
の変換ビット長を任意に設定し、変換時間や変換精度を
その使用目的に応じて選択出来るようにする。 【構成】端子８には被変換電圧を入力し、端子９には基
準電圧を入力する。電圧コンパレータ１、タップセレク
タ２、抵抗ストリング３、サンプルホールド回路４、遂
次変換レジスタ５をもつＡ／Ｄ変換器の動作を制御する
制御回路６、変換ビット長をカウントする制御カウンタ
７を備える。 【効果】上記回路を有することにより、変換するビット
長を自由に設定でき、変換時間や変換精度をその使用目
的に応じて選択出来るという効果がある。
されたアナログ／ディジタル・コンバータにおいて、そ
の変換ビット長を任意に設定し、変換時間や変換精度を
その使用目的に応じて選択出来るようにする。 【構成】端子８には被変換電圧を入力し、端子９には基
準電圧を入力する。電圧コンパレータ１、タップセレク
タ２、抵抗ストリング３、サンプルホールド回路４、遂
次変換レジスタ５をもつＡ／Ｄ変換器の動作を制御する
制御回路６、変換ビット長をカウントする制御カウンタ
７を備える。 【効果】上記回路を有することにより、変換するビット
長を自由に設定でき、変換時間や変換精度をその使用目
的に応じて選択出来るという効果がある。
Description
【０００１】
【産業上の利用分野】本発明は、シングルチップ・マイ
クロコンピュータに関し、特に、アナログ／ディジタル
・コンバータ（以下Ａ／Ｄコンバータと略す）に関す
る。
クロコンピュータに関し、特に、アナログ／ディジタル
・コンバータ（以下Ａ／Ｄコンバータと略す）に関す
る。
【０００２】
【従来の技術】従来の、逐次変換型Ａ／Ｄコンバータの
ブロック構成図を図６に示す。また、その動作のタイミ
ング図を図７に示す。
ブロック構成図を図６に示す。また、その動作のタイミ
ング図を図７に示す。
【０００３】被変換電圧入力端子（８）には、被変換電
圧ＶANI を入力し、基準電圧入力端子（９）には基準電
圧ＶREF を入力する。
圧ＶANI を入力し、基準電圧入力端子（９）には基準電
圧ＶREF を入力する。
【０００４】被変換電圧入力端子に入力されたＶ
ANI は、サンプル・アンド・ホールド（以下ではＳ＆Ｈ
と略す）回路（４）で、あるサンプリングタイミングで
ホールドされる。
ANI は、サンプル・アンド・ホールド（以下ではＳ＆Ｈ
と略す）回路（４）で、あるサンプリングタイミングで
ホールドされる。
【０００５】まず、ＶREF を直列抵抗ストリング（３）
で２分圧した電圧ＶREF ／２を、タップセレクタ（２）
で選択し、これとＶANI とを電圧コンパレータ（１）で
比較し、大きければ逐次変換レジスタ（５）の最上位ビ
ット（ＭＳＢ）をセットし、小さければ、ＭＳＢをリセ
ットする。
で２分圧した電圧ＶREF ／２を、タップセレクタ（２）
で選択し、これとＶANI とを電圧コンパレータ（１）で
比較し、大きければ逐次変換レジスタ（５）の最上位ビ
ット（ＭＳＢ）をセットし、小さければ、ＭＳＢをリセ
ットする。
【０００６】次に、逐次変換レジスタのＭＳＢ＝１の場
合は、タップセレクタで（３／４）ＶREF を選択し、こ
れとＶANI を電圧コンパレータで比較し、大きければ逐
次変換レジスタのＭＳＢより１ビット下位のビットをセ
ットし、小さければＭＳＢより１ビット下位のビットを
リセットする。
合は、タップセレクタで（３／４）ＶREF を選択し、こ
れとＶANI を電圧コンパレータで比較し、大きければ逐
次変換レジスタのＭＳＢより１ビット下位のビットをセ
ットし、小さければＭＳＢより１ビット下位のビットを
リセットする。
【０００７】逐次変換レジスタのＭＳＢ＝０の場合は、
タップセレクタで（１／４）ＶREF を選択し、これとＶ
ANI を電圧コンパレータで比較し、大きければ逐次変換
レジスタのＭＳＢより１ビット下位のビットをセット
し、小さければＭＳＢより１ビット下位のビットをリセ
ットする。
タップセレクタで（１／４）ＶREF を選択し、これとＶ
ANI を電圧コンパレータで比較し、大きければ逐次変換
レジスタのＭＳＢより１ビット下位のビットをセット
し、小さければＭＳＢより１ビット下位のビットをリセ
ットする。
【０００８】これを逐次変換レジスタのＬＳＢをセッ
ト、あるいはリセットするまで繰り返す。
ト、あるいはリセットするまで繰り返す。
【０００９】逐次変換レジスタのＬＳＢをセット、ある
いはリセットしたところで、変換は完了する。
いはリセットしたところで、変換は完了する。
【００１０】
【発明の解決しようとする課題】上述した従来のＡ／Ｄ
コンバータでは変換ビット長が選択できないため、変換
時間を早くするため、変換ビット長を短くする、あるい
は、高精度の変換結果を得るために、変換ビット長を長
くするといった選択が出来ないという欠点がある。
コンバータでは変換ビット長が選択できないため、変換
時間を早くするため、変換ビット長を短くする、あるい
は、高精度の変換結果を得るために、変換ビット長を長
くするといった選択が出来ないという欠点がある。
【００１１】
【課題を解決するための手段】本発明のＡ／Ｄコンバー
タでは、変換ビット長を指定するレジスタと、変換動作
を制御する制御回路を有している。
タでは、変換ビット長を指定するレジスタと、変換動作
を制御する制御回路を有している。
【００１２】
【実施例】次に本発明を図面を参照して説明する。
【００１３】図１は、本発明の一実施例のブロック構成
図であり、図２はそのタイミング図である。
図であり、図２はそのタイミング図である。
【００１４】被変換電圧入力端子（８）には、被変換電
圧を入力し、基準電圧入力端子（９）には基準電圧を入
力する。まず、制御カウンタ（７）に変換するビット長
を書き込んでおく。被変換電圧入力端子（８）には、被
変換電圧ＶANI を入力し、基準電圧入力端子（９）には
基準電圧ＶREF を入力する。被変換電圧入力端子に入力
されたＶANI は、Ｓ＆Ｈ回路（４）で、あるサンプリン
グタイミングでホールドされる。まず、ＶREF を直列抵
抗ストリング（３）で２分圧した電圧ＶREF ／２を、タ
ップセレクタ（２）で選択し、これとＶANI とを電圧コ
ンパレータ（１）で比較し、大きければ逐次変換レジス
タ（５）の最上位ビット（ＭＳＢ）をセットし、小さけ
れば、ＭＳＢをリセットする。同時に制御カウンタを１
デクリメントする。
圧を入力し、基準電圧入力端子（９）には基準電圧を入
力する。まず、制御カウンタ（７）に変換するビット長
を書き込んでおく。被変換電圧入力端子（８）には、被
変換電圧ＶANI を入力し、基準電圧入力端子（９）には
基準電圧ＶREF を入力する。被変換電圧入力端子に入力
されたＶANI は、Ｓ＆Ｈ回路（４）で、あるサンプリン
グタイミングでホールドされる。まず、ＶREF を直列抵
抗ストリング（３）で２分圧した電圧ＶREF ／２を、タ
ップセレクタ（２）で選択し、これとＶANI とを電圧コ
ンパレータ（１）で比較し、大きければ逐次変換レジス
タ（５）の最上位ビット（ＭＳＢ）をセットし、小さけ
れば、ＭＳＢをリセットする。同時に制御カウンタを１
デクリメントする。
【００１５】次に、逐次変換レジスタのＭＳＢ＝１の場
合は、タップセレクタ（３／４）ＶREF を選択し、これ
とＶANI を電圧コンパレータで比較し、大きければ逐次
変換レジスタのＭＳＢより１ビット下位のビットをセッ
トし、小さければＭＳＢより１ビット下位のビットをリ
セットする。逐次変換レジスタのＭＳＢ＝０の場合は、
タップセレクタで（１／４）ＶREF を選択し、これとＶ
ANI を電圧コンパレータで比較し、大きければ逐次変換
レジスタのＭＳＢより１ビット下位のビットをセット
し、小さければＭＳＢより１ビット下位のビットをリセ
ットする。また、同時に制御カウンタを１デクリメント
する。以後、同様にタップセレクト、電圧比較を行い、
電圧比較が終わるごとに、制御カウンタの値を１デクリ
メントしていく。この制御カウンタの値が０になったと
き、または逐次変換レジスタのＬＳＢをセット、あるい
はリセットしたところで、変換動作を終了する。
合は、タップセレクタ（３／４）ＶREF を選択し、これ
とＶANI を電圧コンパレータで比較し、大きければ逐次
変換レジスタのＭＳＢより１ビット下位のビットをセッ
トし、小さければＭＳＢより１ビット下位のビットをリ
セットする。逐次変換レジスタのＭＳＢ＝０の場合は、
タップセレクタで（１／４）ＶREF を選択し、これとＶ
ANI を電圧コンパレータで比較し、大きければ逐次変換
レジスタのＭＳＢより１ビット下位のビットをセット
し、小さければＭＳＢより１ビット下位のビットをリセ
ットする。また、同時に制御カウンタを１デクリメント
する。以後、同様にタップセレクト、電圧比較を行い、
電圧比較が終わるごとに、制御カウンタの値を１デクリ
メントしていく。この制御カウンタの値が０になったと
き、または逐次変換レジスタのＬＳＢをセット、あるい
はリセットしたところで、変換動作を終了する。
【００１６】図３は、本発明の他の実施例のブロック構
成図であり、図４はそのタイミング図である。
成図であり、図４はそのタイミング図である。
【００１７】まず、制御レジスタ（１１）に制御ワード
を書き込む。ここで、制御ワードとは、最上位ビットか
ら変換ビット長だけ１を並べ、次のビットに０を書いた
値のことをしめす。（図５参照）被変換電圧入力端子
（８）には、被変換電圧ＶANI を入力し、基準電圧入力
端子（９）には基準電圧ＶREF を入力する。被変換電圧
入力端子に入力されたＶANI は、Ｓ＆Ｈ回路（４）で、
あるサンプリングタイミングでホールドされる。最初
に、制御レジスタのＭＳＢをビットチェックし、ＭＳＢ
＝１であれば、Ａ／Ｄ変換をする。まず、ＶREF を直列
抵抗ストリング（３）で２分圧した電圧ＶREF ／２を、
タップセレクタ（２）で選択し、これとＶANI とを電圧
コンパレータ（１）で比較し、大きければ逐次変換レジ
スタ（５）の最上位ビット（ＭＳＢ）をセットし、小さ
ければ、ＭＳＢをリセットする。次に、制御レジスタの
ＭＳＢより１ビット下位のビットをビットチェックし、
０であれば変換動作を終了し、１であれば、変換動作を
続ける。引き続き変換を続ける場合は、逐次変換レジス
タのＭＳＢ＝１の場合は、タップセレクタで（３／４）
ＶREF を選択し、これとＶANI を電圧コンパレータで比
較し、大きければ逐次変換レジスタのＭＳＢより１ビッ
ト下位のビットをセットし、小さければＭＳＢより１ビ
ット下位のビットをリセットする。逐次変換レジスタの
ＭＳＢ＝０の場合は、タップセレクタで（１／４）Ｖ
REF を選択し、これとＶANI を電圧コンパレータで比較
し、大きければ逐次変換レジスタのＭＳＢより１ビット
下位のビットをセットし、小さければＭＳＢより１ビッ
ト下位のビットをリセットする。この後、制御レジスタ
のビットチェックと１ビット変換を繰り返す、制御レジ
スタのビットの値が０になったとき、または逐次変換レ
ジスタのＬＳＢをセット、あるいはリセットしたところ
で、変換動作を終了する。
を書き込む。ここで、制御ワードとは、最上位ビットか
ら変換ビット長だけ１を並べ、次のビットに０を書いた
値のことをしめす。（図５参照）被変換電圧入力端子
（８）には、被変換電圧ＶANI を入力し、基準電圧入力
端子（９）には基準電圧ＶREF を入力する。被変換電圧
入力端子に入力されたＶANI は、Ｓ＆Ｈ回路（４）で、
あるサンプリングタイミングでホールドされる。最初
に、制御レジスタのＭＳＢをビットチェックし、ＭＳＢ
＝１であれば、Ａ／Ｄ変換をする。まず、ＶREF を直列
抵抗ストリング（３）で２分圧した電圧ＶREF ／２を、
タップセレクタ（２）で選択し、これとＶANI とを電圧
コンパレータ（１）で比較し、大きければ逐次変換レジ
スタ（５）の最上位ビット（ＭＳＢ）をセットし、小さ
ければ、ＭＳＢをリセットする。次に、制御レジスタの
ＭＳＢより１ビット下位のビットをビットチェックし、
０であれば変換動作を終了し、１であれば、変換動作を
続ける。引き続き変換を続ける場合は、逐次変換レジス
タのＭＳＢ＝１の場合は、タップセレクタで（３／４）
ＶREF を選択し、これとＶANI を電圧コンパレータで比
較し、大きければ逐次変換レジスタのＭＳＢより１ビッ
ト下位のビットをセットし、小さければＭＳＢより１ビ
ット下位のビットをリセットする。逐次変換レジスタの
ＭＳＢ＝０の場合は、タップセレクタで（１／４）Ｖ
REF を選択し、これとＶANI を電圧コンパレータで比較
し、大きければ逐次変換レジスタのＭＳＢより１ビット
下位のビットをセットし、小さければＭＳＢより１ビッ
ト下位のビットをリセットする。この後、制御レジスタ
のビットチェックと１ビット変換を繰り返す、制御レジ
スタのビットの値が０になったとき、または逐次変換レ
ジスタのＬＳＢをセット、あるいはリセットしたところ
で、変換動作を終了する。
【００１８】
【発明の効果】以上説明したように、本発明のＡ／Ｄコ
ンバータにおいて、変換ビット長を指定して、変換動作
を制御する制御ブロックを有することにより、変換する
ビット長を自由に設定できるという効果がある。
ンバータにおいて、変換ビット長を指定して、変換動作
を制御する制御ブロックを有することにより、変換する
ビット長を自由に設定できるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック構成図を示す。
【図２】一実施例の動作タイミング図を示す。
【図３】本発明の他の実施例のブロック構成図を示す。
【図４】他の実施例の動作タイミング図を示す。
【図５】他の実施例の制御ワードの一例を示す。
【図６】従来技術のブロック構成図を示す。
【図７】従来技術の動作タイミング図を示す。
（１） 電圧コンパレータ （２） タップセレクタ （３） 直列抵抗ストリング （４） サンプル・アンド・ホールド回路 （５） 逐次変換レジスタ （６） 制御回路 （７） 制御カウンタ （８） 被変換電圧入力端子 （９） アナログ基準電圧入力端子 （１０） アナログ・グランド電位入力端子 （１１） 制御レジスタ （１２） 制御ブロック 〜：変換動作を示す ：ＭＳＢを変換 ：ＭＳＢから２ビット目を変換 ：ＭＳＢから３ビット目を変換 ：ＭＳＢから４ビット目を変換 ：ＭＳＢから５ビット目を変換 ：ＭＳＢから６ビット目を変換 ：ＭＳＢから７ビット目を変換 ：ＭＳＢから８ビット目を変換
Claims (1)
- 【特許請求の範囲】 【請求項１】 直列抵抗ストリングと、サンプル・アン
ド・ホールド回路と、電圧コンパレータと、変換動作を
制御する制御ブロックから構成され、前記制御ブロック
によって、自由に変換ビット長を設定できることを特徴
とするアナログ／ディジタル・コンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17640191A JPH0522146A (ja) | 1991-07-17 | 1991-07-17 | アナログ／デイジタル・コンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17640191A JPH0522146A (ja) | 1991-07-17 | 1991-07-17 | アナログ／デイジタル・コンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0522146A true JPH0522146A (ja) | 1993-01-29 |
Family
ID=16013031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17640191A Pending JPH0522146A (ja) | 1991-07-17 | 1991-07-17 | アナログ／デイジタル・コンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0522146A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100499368B1 (ko) * | 1997-12-30 | 2005-09-14 | 엘지전자 주식회사 | 아날로그/디지털변환기의레퍼런스전압조절장치 |
| KR100528689B1 (ko) * | 1997-12-30 | 2006-01-27 | 엘지전자 주식회사 | 아날로그/디지털변환기의레퍼런스전압조절장치 |
-
1991
- 1991-07-17 JP JP17640191A patent/JPH0522146A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100499368B1 (ko) * | 1997-12-30 | 2005-09-14 | 엘지전자 주식회사 | 아날로그/디지털변환기의레퍼런스전압조절장치 |
| KR100528689B1 (ko) * | 1997-12-30 | 2006-01-27 | 엘지전자 주식회사 | 아날로그/디지털변환기의레퍼런스전압조절장치 |
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