JPH04227121A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はラダー抵抗を備えたＤ／
Ａ（ディジタル／アナログ）コンバータを使用してアナ
ログ入力電圧をＡ／Ｄ（アナログ／ディジタル）変換す
るＡ／Ｄ変換器に関する。

【０００２】

【従来の技術】図３は従来の比較型ｎ（ｎは自然数）ビ
ットＡ／Ｄ変換器を示すブロック図である。従来のＡ／
Ｄ変換器は、比較器２２、アンド回路Ａ１乃至Ａｎ　、
ｎビットＤ／Ａコンバータ２６及び並列レジスタ２７等
により構成されている。

【０００３】アナログ入力端子２９から入力されたアナ
ログ入力電圧ＶＩＮは比較器２２に入力されるようにな
っている。この比較器２２は、Ｄ／Ａコンバータ２６の
出力と入力電圧ＶＩＮとを比較し、その結果に基づいて
アンド回路Ａ１　乃至Ａｎ　に所定の信号を出力する。 並列レジスタ２７は複数個のフリップフロップ回路（Ｆ
／Ｆ）により構成されている。そして、これらのフリッ
プフロップ回路には夫々アンド回路Ａ１　乃至Ａｎ　か
ら信号が入力される。アンド回路Ａ１　乃至Ａｎ　には
、夫々信号Ｐ１　乃至Ｐｎ　が入力されるようになって
いる。この信号Ｐ１　乃至Ｐｎ　は、この順で順次発生
する信号である。

【０００４】並列レジスタ２７の出力はＤ／Ａコンバー
タ２６に入力される。Ｄ／Ａコンバータ２６は、この並
列レジスタ２７の出力をＤ／Ａ変換して比較器２２に出
力する。

【０００５】図４は上述のＡ／Ｄ変換器の動作を示すフ
ローチャート図である。但し、説明を容易にするために
ｎ＝５とし、５ビットのＡ／Ｄ変換器について説明する
。先ず、ステップ３１において、入力端子２９に入力さ
れたアナログ入力電圧ＶＩＮが比較器２２に入力される
。次に、ステップ３２において、並列レジスタ２７をリ
セットすると共に、ｎを５に設定する。

【０００６】次に、ステップ３３において、Ｄ／Ａコン
バータ２７の第５ビット｛即ち、最上位ビット（ＭＳＢ
）｝を“１”にセットし、他のビットを“０”にセット
する。次に、ステップ３４において、比較器２２は、Ｄ
／Ａコンバータ２６の出力と入力電圧ＶＩＮとを比較す
る。そして、Ｄ／Ａコンバータ２６の出力が入力電圧Ｖ
ＩＮに比して高い場合は、ステップ３５において、最上
位ビットの値を“１”に決定する。また、Ｄ／Ａコンバ
ータ２６の出力が入力端子２９から入力されたアナログ
電圧ＶＩＮに比して低い場合は、ステップ３６において
、第５ビットの値を“０”に決定する。

【０００７】次に、ステップ３７において、ｎ−１を新
たにｎとする。そして、ステップ３８において、ｎが０
か否かを判定する。ｎが０でない場合は、ステップ３３
に移り、最上位のビットと同様にして、次のビットの値
を決定する。ステップ３８においてｎが０の場合は、全
てのビットの値が決定されているため、ステップ３９に
移ってＡ／Ｄ変換を終了する。

【０００８】このように、従来のＡ／Ｄ変換器において
は、並列レジスタ２７の最上位ビットから最下位ビット
（ＬＳＢ）に向って１ビットづつ“１”をセットするこ
とをｎ回繰り返し、その都度Ｄ／Ａコンバータ２６の出
力と入力電圧ＶＩＮとを比較することによりレジスタ２
７の各ビットの値を決定している。これにより、入力端
子２９から入力されたアナログ入力電圧ＶＩＮをＡ／Ｄ
変換したデータがレジスタ２７に保持される。

【０００９】ところで、通常、Ｄ／Ａコンバータ２６に
はラダー抵抗が使用されている。

【００１０】図５は、Ｄ／Ａコンバータ２６を示す回路
図である。Ｄ／Ａコンバータ２６は、デコーダ４８、ラ
ダー抵抗Ｒ１　乃至Ｒｘ　、スイッチＳ１　乃至Ｓｘ　
及び出力バッファ４１により構成されている。そして、
並列レジスタ２７の出力はデコーダ４８に入力されるよ
うになっている。一方、抵抗Ｒ１　乃至Ｒｘ　はリファ
レンス電圧端子４３と接地４４との間に直列接続されて
いる。このリファレンス電圧端子４３には、リファレン
ス電圧Ｖｒｅｆ　が与えられる。各抵抗Ｒ１　乃至Ｒｘ
　の相互の接続点とバッファ４１の非反転入力端との間
には、夫々スイッチＳ１　乃至Ｓｘ　が介装されている
。これらのスイッチＳ１　乃至Ｓｘ　はデコーダ４８の
出力によりオン−オフされるようになっており、並列レ
ジスタ２７の出力に基づいていずれか１つのスイッチが
選択される。バッファ４１の出力端は比較器２２に接続
されていると共に、バッファ４１の反転入力端に接続さ
れている。

【００１１】

【発明が解決しようとする課題】しかしながら、上述し
た従来のＡ／Ｄ変換器には、以下に示す問題点がある。 即ち、従来のＡ／Ｄ変換器においてｎビットの出力を得
るためには、ｎビットのＤ／Ａコンバータが必要である
。この場合に、ｎビットのＤ／Ａコンバータには、ラダ
ー抵抗として２ｎ　個の抵抗が必要である。このため、
シリコンチップにＡ／Ｄ変換器を集積化しようとすると
、抵抗形成領域がチップの多くの領域を占有し、半導体
装置の高集積化が阻害されてしまう。

【００１２】本発明はかかる問題点に鑑みてなされたも
のであって、従来に比して抵抗の数を削減することがで
きるＡ／Ｄ変換器を提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明に係るＡ／Ｄ変換
器は、ラダー抵抗を備えたＤ／Ａコンバータが設けられ
たＡ／Ｄ変換器において、アナログ入力電圧と基準電圧
とを比較する第１比較器と、この第１比較器の出力に基
づいて前記アナログ入力電圧及び前記アナログ入力電圧
と前記基準電圧との差の電圧のいずれか一方を選択的に
出力するアナログ演算ユニットと、前記第１比較器の出
力に基づいてセット又はリセットされる第１レジスタと
、前記Ｄ／Ａコンバータの出力と前記アナログ演算ユニ
ットの出力とを比較する第２比較器と、この第２比較器
の出力に基づいてその値が決定されその出力が前記Ｄ／
Ａコンバータに入力される並列レジスタとを有すること
を特徴とする。

【００１４】

【作用】本発明においては、第１比較器においてアナロ
グ入力電圧と基準電圧とを比較する。そして、アナログ
演算ユニットは、第１比較器の出力に基づいて前記アナ
ログ入力電圧又は前記アナログ入力電圧と基準電圧との
差の電圧を出力する。このとき、第１レジスタは、前記
第１比較器の出力に基づいてセット又はリセットされる
。即ち、本発明においては、最上位ビットの値をＤ／Ａ
コンバータを使用せずに決定し、前記第１レジスタに保
存する。また、最上位ビット以外のビットの値は、第２
比較器、Ｄ／Ａコンバータ及び並列レジスタにより、前
記アナログ演算ユニットの出力を従来と同様にＡ／Ｄ変
換することにより決定する。これにより、必要なＤ／Ａ
コンバータのビット数を従来に比して１ビット分削減で
きる。従って、本発明に係るＡ／Ｄ変換器はラダー抵抗
の数が従来の１／２でよく、半導体チップに形成する場
合の抵抗占有面積を低減することができる。

【００１５】

【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。

【００１６】図１は本発明の実施例に係るＡ／Ｄ変換器
を示すブロック図である。アナログ入力端子９に入力さ
れたアナログ入力電圧ＶＩＮは第１比較器１及びアナロ
グ演算ユニット３に与えられるようになっている。第１
比較器１はリファレンス電圧入力端子１０ａに接続され
ており、第１比較器１にはこのリファレンス電圧入力端
子１０ａからリファレンス電圧Ｖｒｅｆ　が与えられる
。第１比較器１は、このリファレンス電圧Ｖｒｅｆ　と
入力電圧ＶＩＮとを比較し、その結果をコントロールユ
ニット４に出力する。コントロールユニット４は、第１
比較器１の出力に基づいてアナログ演算ユニット３、ｎ
ビット並列レジスタ７及びレジスタ５を制御する。

【００１７】レジスタ５は１個のフリップフロップ回路
により構成されている。また、アナログ演算ユニット３
は演算増幅器３ａ及びスイッチ３ｂにより構成されてい
る。演算増幅器３ａの非反転入力端はアナログ入力端子
９に接続されており、反転入力端はスイッチ３ｂを介し
てリファレンス電圧入力端子１０ａ又は接地１０ｂのい
ずれか一方に接続されるようになっている。この演算増
幅器３ａの出力（即ち、アナログ演算ユニット３の出力
）は第２比較器２に入力される。

【００１８】第２比較器２にはＤ／Ａコンバータ６の出
力及びアナログ演算ユニット３の出力が入力され、第２
比較器２はこの両者を比較しその結果に基づいてアンド
回路Ａ１　乃至Ａｎ　に所定の信号を与えるようになっ
ている。このアンド回路Ａ１　乃至Ａｎ　には、パルス
信号Ｐ１　乃至Ｐｎ　が入力される。このパルス信号Ｐ
１　乃至Ｐｎ　は、この順で発生する重ならないパルス
である。

【００１９】並列レジスタ７は、複数個のフリップフロ
ップ回路により構成されている。そして、これらのフリ
ップフロップ回路には、夫々アンド回路Ａ１　乃至Ａｎ
　から信号が入力される。この並列レジスタ７の出力は
Ｄ／Ａコンバータ６に入力される。また、Ａ／Ｄ変換さ
れたデータは、並列レジスタ７及びレジスタ５から出力
されるようになっている。

【００２０】次に、上述の如く構成された本実施例に係
るＡ／Ｄ変換器の動作について説明する。

【００２１】図２は本実施例に係るＡ／Ｄ変換器の動作
を示すフローチャート図である。先ず、ステップ１１に
おいて、入力端子９にアナログ入力電圧ＶＩＮが入力さ
れ、動作が開始する。次に、ステップ１２において、第
１比較器１はこのアナログ入力電圧ＶＩＮとリファレン
ス電圧Ｖｒｅｆ　とを比較し、その結果をコントロール
ユニット４に出力する。コントロールユニット４は第１
比較器１の出力に基づいてアナログ演算ユニット３を制
御し、第２比較器２に入力される電圧を決定すると共に
、レジスタ５にデータを出力する。即ち、アナログ入力
電圧ＶＩＮがリファレンス電圧Ｖｒｅｆ　よりも低い場
合は、コントロールユニット４は最上位のビットの値と
してレジスタ５に“０”を保持させると共に、アナログ
演算ユニット３内のスイッチ３ｂを制御して演算増幅器
３ａの反転入力端を接地１０ｂに接続する。これにより
、アナログ演算ユニット３はアナログ入力電圧ＶＩＮを
出力する。そして、ステップ１４に移る。

【００２２】一方、アナログ入力電圧ＶＩＮがリファレ
ンス電圧Ｖｒｅｆ　よりも高い場合は、ステップ１３に
移り、コントロールユニット４は最上位ビットの値とし
てレジスタ５に“１”を保持させると共に、アナログ演
算ユニット３内のスイッチ３ｂを制御して演算増幅器３
ａの反転入力端をリファレンス電圧端子１０ａに接続す
る。これにより、アナログ演算ユニット３は、入力電圧
ＶＩＮとリファレンス電圧Ｖｒｅｆ　との差の電圧を出
力する。そして、ステップ１４に移る。

【００２３】ステップ１４においては、第２比較器２、
Ｄ／Ａコンバータ６、並列レジスタ７及びアンド回路Ａ
１　乃至Ａｎ　によりアナログ演算ユニット３の出力を
Ａ／Ｄ変換する。このＡ／Ｄ変換の過程は従来と同様で
ある。Ａ／Ｄ変換後のデータは並列レジスタ７に保持さ
れる。そして、この並列レジスタ７のデータは、レジス
タ５に保持されたデータ（最上位ビットの値）と共にア
ナログ入力電圧ＶＩＮをＡ／Ｄ変換した結果として出力
され、Ａ／Ｄ変換を終了する（ステップ１５）。

【００２４】本実施例においては、上述の如く、最上位
ビットの値を第１比較器１及びコントロールユニット４
により決定してレジスタ５に保持しておき、Ｄ／Ａコン
バータ６においては、最上位ビットを除く他のビットに
対するＤ／Ａ変換を行なう。このため、Ｄ／Ａコンバー
タのビット数は従来に比して１ビット分少なくてよい。 従って、Ｄ／Ａコンバータ内のラダー抵抗の数は従来に
比して１／２でよく、これによりＡ／Ｄ変換器の高集積
化を達成することができる。

【００２５】

【発明の効果】以上説明したように本発明によれば、第
１比較器によりアナログ入力電圧と基準電圧とを比較し
て最上位ビットの値を決定するから、Ｄ／Ａコンバータ
のビット数を１ビット分削減することができる。従って
、同一分解能を有するＡ／Ｄ変換器の場合は、従来に比
してラダー抵抗の数を１／２に低減することができ、半
導体チップにおける抵抗の占有面積を従来に比して著し
く削減できる。また、半導体チップにおける抵抗の占有
面積が同一の場合は、従来に比してＡ／Ｄコンバータの
分解能を向上させることができる。

【図面の簡単な説明】

【図１】本発明の実施例に係るＡ／Ｄ変換器を示すブロ
ック図である。

【図２】本発明の実施例に係るＡ／Ｄ変換器の動作を示
すフローチャート図である。

【図３】従来のＡ／Ｄ変換器を示すブロック図である。

【図４】従来のＡ／Ｄ変換器の動作を示すフローチャー
ト図である。

【図５】従来のＡ／Ｄ変換器に使用されているＤ／Ａコ
ンバータを示す回路図である。

【符号の説明】

１，２，２２；比較器 ３；アナログ演算ユニット ４；コントロールユニット ６，２６；Ｄ／Ａコンバータ ７，２７；並列レジスタ ４８；デコーダ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　ラダー抵抗を備えたＤ／Ａコンバータ
   が設けられたＡ／Ｄ変換器において、アナログ入力電圧
   と基準電圧とを比較する第１比較器と、この第１比較器
   の出力に基づいて前記アナログ入力電圧及び前記アナロ
   グ入力電圧と前記基準電圧との差の電圧のいずれか一方
   を選択的に出力するアナログ演算ユニットと、前記第１
   比較器の出力に基づいてセット又はリセットされる第１
   レジスタと、前記Ｄ／Ａコンバータの出力と前記アナロ
   グ演算ユニットの出力とを比較する第２比較器と、この
   第２比較器の出力に基づいてその値が決定されその出力
   が前記Ｄ／Ａコンバータに入力される並列レジスタとを
   有することを特徴とするＡ／Ｄ変換器。