JPH05223902A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、少ない端子数で複数個の回路ブロ
ックのテストを容易に行うことが可能な半導体集積回路
を提供する。 【構成】 本発明は、複数個の回路ブロック１１乃至１
４を搭載するとともに各回路ブロック１１乃至１４から
の内部信号を信号選択回路により選択して出力端子２１
に送る半導体集積回路１において、制御入力端子２２か
らのセレクタ１５の選択動作を制御するシリアルな制御
信号をカウンタ３によりパラレルな制御信号に変換して
セレクタ１５に送るようにした。この構成により、少な
い端子数でありながら、所望の回路ブロックの機能テス
トを速やかに実行できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、テスト容易化回路が形
成された半導体集積回路に関するものである。

【０００２】

【従来の技術】半導体集積回路（ＬＳＩ）は、微細加工
技術の進展に伴い、ますます大規模化、複雑化してきて
いる。このような状況に応じて半導体集積回路のテスト
時間は製造原価に反映することから原価削減を目的とし
た種々のテスト容易化設計が工夫されている。

【０００３】ここで、テスト容易化回路の従来例を図
３、図４を参照して説明する。図３は、内部にテスト容
易化回路を包含しない半導体集積回路１００を示すもの
である。この図３に示す半導体集積回路１００は、第１
乃至第３の回路ブロック１１、１２、１３と、これら第
１乃至第３の回路ブロック１１、１２、１３と内部信号
経路１６、１７、１８を介して接続され、第１乃至第３
の回路ブロック１１、１２、１３からの各データを取り
込んで演算処理を行う第４の回路ブロック１４と、この
第４の回路ブロック１４の演算処理結果を出力端子２１
に出力する内部信号経路１９とを具備している。

【０００４】この半導体集積回路１００をテストする場
合、前記内部信号経路１６、１７、１８が出力端子２１
に直接接続されていないため、前記第１乃至第３の回路
ブロック１１、１２、１３の機能を確認する際には、前
記第４の回路ブロック１４を介して間接的に判断しなけ
ればならず、この結果、第１乃至第３の回路ブロック１
１、１２、１３の故障箇所の発見が容易ではなく、テス
ト自体もかなり複雑になるという問題がある。

【０００５】一方、図４に示す半導体集積回路１１０
は、図３に示す半導体集積回路１００に対してテスト容
易化回路を付加したものである。図４に示す半導体集積
回路１１０は、図３に示す半導体集積回路１００の構成
に加えて、前記内部信号経路１６、１７、１８から個別
的に引き出したテスト信号経路６１、７１、８１と、こ
れらテスト信号経路６１、７１、８１及び前記内部信号
経路１９が各々接続されるセレクタ１５と、このセレク
タ１５に対し制御信号経路２０を介して接続された制御
入力端子２２、２３と、前記出力端子２１にセレクタ１
５の出力データを送る出力信号経路１９ａとからなるテ
スト容易化回路を付加している。

【０００６】この半導体集積回路１１０は、通常時には
前記制御入力端子２２、２３からセレクタ１５に送られ
る２ビットの制御データによりこのセレクタ１５が動作
し、前記内部信号経路１９から送られてくるデータを前
記出力信号経路１９ａを介して出力端子２１に出力する
ようになっている。

【０００７】また、テスト時には、各回路ブロック１
１、１２、１３、１４の機能確認のため、前記制御入力
端子２２、２３からセレクタ１５に送られる２ビットの
制御データによりこのセレクタ１５が動作し、制御デー
タで指定されるテスト信号経路６１、７１、８１又は内
部信号経路１９が選択される。このような半導体集積回
路１１０によれば、テスト容易化回路の付加で各回路ブ
ロック１１、１２、１３、１４を選択的に出力端子２１
に接続でき、テストが簡略化され、故障箇所の発見も容
易となる。

【０００８】

【発明が解決しようとする課題】しかしながら、図４に
示す半導体集積回路１１０の場合、出力端子２１におい
て直接観測したい内部信号経路の数に応じた入力数をも
つセレクタ１５を設けるとともに、制御入力端子２２、
２３から制御データを送って任意の内部信号を出力端子
２１に取り出すものである。この結果、回路規模が増大
し、回路の機能テストのために外部に取り出して観測す
べき内部信号の数が増えた場合には、これに応じて本来
不必要な制御入力端子の数もまた増加してしまうという
問題がある。

【０００９】例えば、半導体集積回路の実動作時とテス
トモード時との信号経路を合わせて取り出したい内部信
号経路の数をｍ個とすると、セレクタの入力数もまたｍ
個必要となり、このため制御入力端子数ｎは、 ｎ ＝ log₂ｍ （１） 個となってしまう。尚、この数式は入力端子１ビットに
つき論理状態が２通りであるという前提である。

【００１０】半導体集積回路においては、外部に引き出
せる端子数に大きな制約があることはいうまでもなく、
特に大規模回路では本来の動作に関係のない端子の数が
増加することは設計上好ましくない。

【００１１】そこで、本発明は、少ない端子数で複数個
の回路ブロックのテストを容易に行うことが可能な半導
体集積回路を提供することを目的とするものである。

【００１２】

【課題を解決するための手段】本発明は、複数個の回路
ブロックを搭載するとともに各回路ブロックからの内部
信号を信号選択回路により選択して出力端子に送る半導
体集積回路において、前記信号選択回路の選択動作を制
御するシリアルな制御信号を入力する制御入力端子と、
この制御入力端子からのシリアルな制御信号をパラレル
な制御信号に変換して前記信号選択回路に送る制御信号
変換回路とからなるテスト容易化回路を設けたものであ
る。

【００１３】

【作用】上記のように構成した本発明の半導体集積回路
の作用について説明する。この半導体集積回路の各回路
ブロックの機能テストを行うために、制御入力端子にシ
リアルな制御信号を入力すると、制御信号変換回路は制
御入力端子からのシリアルな制御信号をパラレルな制御
信号に変換して信号選択回路に送る。これにより、信号
選択回路がパラレルな制御信号に応じて選択動作を行
い、いずれかの回路ブロックからの内部信号を選択して
出力端子に送る。この結果、少ない端子数でありなが
ら、所望の回路ブロックの機能テストを速やかに実行で
きる。

【００１４】

【実施例】以下に本発明の実施例について図面を参照し
て詳細に説明する。図１は本発明の第１実施例である半
導体集積回路のブロック図である。尚、図１に示す半導
体集積回路１において、図４に示す従来の半導体集積回
路１１０と同一の機能を有する要素には同一の符号を付
することによりその詳細な説明を省略する。

【００１５】図１に示す半導体集積回路１は、第１乃至
第３の回路ブロック１１、１２、１３と、これら第１乃
至第３の回路ブロック１１、１２、１３と内部信号経路
１６、１７、１８を介して接続され、第１乃至第３の回
路ブロック１１、１２、１３からの各データを取り込ん
で演算処理を行う第４の回路ブロック１４と、この第４
の回路ブロック１４の演算処理結果を出力端子２１に出
力する内部信号経路１９と、前記内部信号経路１６、１
７、１８から個別的に引き出したテスト信号経路６１、
７１、８１と、これらテスト信号経路６１、７１、８１
及び内部信号経路１９が各々接続される信号選択回路と
してのセレクタ１５と、出力端子２１にセレクタ１５の
出力データを送る出力信号経路１９ａとを有している。

【００１６】さらに、半導体集積回路１は、セレクタ１
５の選択動作を制御する１ビットのシリアルな制御信号
を入力する制御入力端子２２と、この制御入力端子２２
からのシリアルな制御信号を２ビットのパラレルな制御
信号に変換して制御信号経路２０を経て前記セレクタ１
５に送る制御信号変換回路としてのカウンタ３からなる
テスト容易化回路２を具備している。

【００１７】以下に、上述した半導体集積回路１の動作
について説明する。この半導体集積回路１の各回路ブロ
ック１１、１２、１３、１４の機能テストを行うため
に、制御入力端子２２に１ビットのシリアルな制御信号
を入力すると、カウンタ３は制御入力端子２２からのシ
リアルな制御信号を２ビットのパラレルな制御信号に変
換してセレクタ１５に送る。これにより、セレクタ１５
がパラレルな制御信号に応じて選択動作を行い、各回路
ブロック１１、１２、１３、１４のいずれかの内部信号
を選択して出力端子２１に送る。このようにして、出力
端子２１に各回路ブロック１１、１２、１３、１４のい
ずれかの内部信号を出力端子２１に取り出すことがで
き、機能テストを速やかに実行できる。

【００１８】また、２ビットの制御信号に変換するカウ
ンタ３を用いたことにより、この２ビットの制御信号は
４通りの状態を取り得ることになり、したがって、制御
入力端子２２は１個だけですみ、図４に示す従来の半導
体集積回路１１０の場合に比べ、端子数を１／２にする
ことができる。一般的にも、ｍ個の内部信号を出力端子
２１に取り出したい場合、カウンタのビット構成ｎは、
ｎ＝log₂ｍとなるが、制御入力端子２２の数は１個だけ
ですみ、この結果、少ない端子数でありながら、所望の
回路ブロックの機能テストを速やかに実行できる。

【００１９】尚、前記半導体集積回路１において、カウ
ンタ３は２ビット構成としたが、取り出したい内部信号
の数に応じてもっと多段のカウンタを用いることも可能
で、この場合でも１個の制御入力端子２２をさらに増や
す必要はない。

【００２０】図２は本発明の第２実施例である半導体集
積回路のブロック図である。図２に示す半導体集積回路
１Ａは、図１に示す半導体集積回路１のテスト容易化回
路２のカウンタの代りに信号変換回路としてのシフトレ
ジスタ５を用いたテスト容易化回路４を設けたものであ
る。その他の構成は第１実施例と同様である。シフトレ
ジスタ５は、２ビット構成で、２個の制御入力端子２
２、２３から各々１ビットのシリアルな制御信号と所定
周期のクロック信号とを取り込み、２ビットのパラレル
な制御信号に変換して制御信号経路２０を介して前記セ
レクタ１５に送る。

【００２１】この半導体集積回路１Ａにおいても、前記
セレクタ１５は４通りの状態をとるパラレルな制御信号
に応じて選択動作を行い、各回路ブロック１１、１２、
１３、１４のいずれかの内部信号を選択して出力端子２
１に送る。このようにして、出力端子２１に各回路ブロ
ック１１、１２、１３、１４のいずれかの内部信号を出
力端子２１に取り出すことができ、機能テストを速やか
に実行できる。

【００２２】尚、前記半導体集積回路１Ａにおいて、シ
フトレジスタ５は２ビット構成としたが、取り出したい
内部信号の数に応じてもっと多段のシフトレジスタを用
いることも可能で、この場合でも２個の制御入力端子２
２、２３をさらに増やす必要はない。

【００２３】本発明は、上述した実施例のほか、その要
旨の範囲内で種々の変形が可能である。

【００２４】

【発明の効果】以上説明した本発明によれば、信号選択
回路の選択動作を制御するシリアルな制御信号を入力す
る制御入力端子と、この制御入力端子からのシリアルな
制御信号をパラレルな制御信号に変換して信号選択回路
に送る制御信号変換回路とからなるテスト容易化回路を
設けたことにより、少ない端子数で複数個の回路ブロッ
クの機能テストを容易に行うことができ、したがって特
に大規模集積回路に好適な半導体集積回路を提供するこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１実施例である半導体集積回路のブ
ロック図である。

【図２】本発明の第２実施例である半導体集積回路のブ
ロック図である。

【図３】従来の半導体集積回路の一例を示すブロック図
である。

【図４】従来の半導体集積回路の他例を示すブロック図
である。

【符号の説明】

１ 半導体集積回路 １Ａ 半導体集積回路 ２ テスト容易化回路 ３ カウンタ ４ テスト容易化回路 ５ シフトレジスタ １１ 第１の回路ブロック １２ 第２の回路ブロック １３ 第３の回路ブロック １４ 第４の回路ブロック １５ セレクタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数個の回路ブロックを搭載するととも
   に各回路ブロックからの内部信号を信号選択回路により
   選択して出力端子に送る半導体集積回路において、前記
   信号選択回路の選択動作を制御するシリアルな制御信号
   を入力する制御入力端子と、この制御入力端子からのシ
   リアルな制御信号をパラレルな制御信号に変換して前記
   信号選択回路に送る制御信号変換回路とからなるテスト
   容易化回路を設けたことを特徴とする半導体集積回路。