JPH0522422B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、例えば100MHz以上の周波数を有す
る高速情報データ流中の既知のデジタル相関ワー
ドを検出する装置に関する。

コンピユータ、磁気記録再生及びその他のデー
タ転送で行なわれているように同期目的のため相
関を利用することは、当技術では周知である。一
般に伝送前にデータ流の中に所定シーケンスの２
進ビツトを挿入することが知られている。データ
流を受信すると、このシーケンスが検出され、関
連装置の操作を同期するのに利用される。このよ
うな所定シーケンスのデジツトを検出する回路
は、一般に相関回路と呼ばれ、デジツトシーケン
スは相関ワードと呼ばれている。

例えば、ロータリーヘツド磁気レコーダでは、
テープ上をヘツドがパスする各開始点で所定のデ
ジタル相関ワードを記録することが知られてい
る。再生時にこの相関ワードは識別され、再生信
号を同期させるのに使用される。

従来のデジタル相関回路は、到来データ流のビ
ツト内容を決定するため２進加算器と他のデジタ
ル回路部品を利用している。後者のデジタル回路
部品は、比較的低速度で作動するので、全相関器
のスピードは、特に高速ビツトレートで受信され
た比較的長い相関ワードを検出するのに使用され
る場合制限される。２進加算器及びその他の並列
作動する部品の数を増加することによつてデジタ
ル相関法を向上できるが、必要なハードウエア、
従つて製造費、及び消費電力も大きくなる。

従つて本発明の目的は、最小の数の部品を使用
したまま、例えば100MHz以上もの高速度で作動
できる高速相関回路を提供するにある。

本発明の別の目的は、比較的低速度のデジタル
回路部品の利用を回避した高速相関回路を提供す
るにある。

本発明の別の目的は、相関ワードとマツチング
した検出ビツトの数と比例して変化するアナログ
信号を利用してデータ流中に挿入された公知のデ
ジタル相関ワードを検出する高速相関回路を提供
するにある。

本発明の別の目的は、上記特徴を有し、１つの
クロツクサイクル内で所定の正確な変化が可能な
アナログ信号を発生する高速相関回路を提供する
にある。

本発明の更に別の目的は、上記特徴を有し、ビ
ルトインされた温度補償が可能な高速相関回路を
提供するにある。

本発明の更に別の目的は、相関ワードをD.C.フ
リーコード、バーカー（Barker）コード、又は
公知の擬似ランダム又は他のコードとして選択で
きる高速相関回路を提供するにある。

本発明の相関回路の上記及びそれ以外の特徴、
目的及び利点は、添附図面を参照して好ましい実
施態様を説明した以下の詳細な説明からより理解
されよう。

第１図に示す本発明の好ましい実施態様におい
て、一連の情報データ流は、例えば120MHzのク
ロツクレートでライン１０上に受信される。この
データ流は、公知のシーケンスビツトと所定長さ
を有するデータの循環ブロツクを含む。上記ブロ
ツクのデータは、以下相関ワードと呼ぶが、これ
は当業者には周知の通信システム、デジタル磁気
記録／再生及びその他のシステムを含むデータ転
送分野で同期目的のため利用されることは公知で
ある。ライン１０上に受信される前に当分野に公
知の技術のいずれかでデータ流内に所定相関ワー
ドが挿入される。例えば、プログラマブルメモリ
（図示せず）には所定の相関ワードが記憶でき、
メモリの出力は所定時、例えばロータリー磁気記
録技術で周知のようにテープ上を磁気記録ヘツド
がパスする開始点ごとにデータ流内へスイツチで
きる。好ましい実施態様では、所定相関ワードの
長さは64ビツトであり、ライン１０上で逐次受信
されるデータビツトは、直列／並列シフトレジス
タに印加される。このシフトレジスタは、例え
ば、タイプ100141の８つの直列接続された８ビツ
トの直列／並列シフトレジスタ１２ａ〜１２ｈで
構成され、第１図には図面を簡略にするためシフ
トレジスタ１２ａと１２ｂ〜１２ｈの一部しか示
してない。クロツク信号は、クロツクリカバリー
システムで利用されているような適当なクロツク
信号発生器によつて上記120MHzの周波数でライ
ン１４上へ供給される。ライン１４上のクロツク
信号は、クロツクドライバ１５、好ましくはタイ
プ100122へ印加され、ここでバツフアされライン
１６ａ〜１６ｈを介して個々の８ビツトシフトレ
ジスタ１２ａ〜１２ｈへそれぞれ分配される。
個々のクロツクライン１６ａ及び１６ｈは、クロ
ツク信号がシフトレジスタ１２ａ及び１２ｂで同
時に受信されるように使用されるので、起り得る
クロツクスキユーの問題は解消される。

所定の64ビツトの相関ワードは挿入されて、メ
モリ内に記憶される。このメモリは、第１図の実
施態様ではグレーヒル社（Grayhill Inc.）で製
造されたSPST DIPタイプの８つのスイツチパ
ツケージ１８ａ〜１８ｈで構成されている。図に
は、簡略化のためスイツチ１８ａ〜１８ｈしか示
していない。各スイツチパツケージは、８つの単
極双段スイツチを含み、すべてのスイツチの一つ
の極は、ロジツク１を表示するロジツクハイ信号
（例えばライン２０上で−0.9Vとして供給され
る）源に共通に接続される。各スイツチの他の極
は、ライン２２〜２９を介してロジツクロー信号
源に接続される。この低信号は、後述するように
各ロジツクゲートＡ〜Ｅを介してロジツクゼロを
表示する。従つて、メモリスイツチ１８ａ〜１８
ｈの接点は、閉状態で対応するゲートの入力をロ
ジツクハイ信号にセツトし、開状態でゲート入力
をロジツクロー信号にセツトし、相関ワードの対
応するビツト位置の各ビツトを表示する。こうし
て得られたメモリ１８ａ〜１８ｈからのライン２
２〜２９上のビツトは、並列に、すなわちシフト
レジスタ１２ａ〜１２ｈからのライン３０〜３７
上のビツトと同時にビツトごとに比較される。各
ビツトの比較には、イクスルーシブORゲート
（以下EXORゲートと略称）が利用され、各ゲー
トの入力がシフトレジスタ１２ａ〜１２ｈの出力
３０〜３７と接続され、一方ゲートの他の入力は
メモリスイツチ１８ａ〜１８ｈの対応する出力２
２〜２９に接続されている。関連する接点が開で
ある入力２２〜２９の一つに接続された各
EXORゲートＡ〜Ｅの入力は、当業者に周知の
ように内部プルダウン抵抗器（図示せず）を介し
て得られる−1.8V又はそれ以下の低ロジツクレ
ベルを有している。従つて、スイツチ１８ａ〜１
８ｈの各開接点は、関連するEXORゲートにロ
ーロジツク信号を供給するが、各閉接点はこれら
ゲートにロジツクハイ信号を供給する。

到来データの連続ビツトは、ライン１０上で受
信され、シフトレジスタに直列に印加されるが、
直列に接続されたシフトレジスタ１２ａ〜１２ｈ
内に先に受信されていたデータビツトは、一方
向、例えば各クロツクパルスで右側へ１ビツト位
置だけシフトされる。各クロツクパルスごとに上
記６４のEXORゲートは、シフトレジスタ１２
ａ〜１２ｈ内の64ビツトとメモリスイツチ１８ａ
〜１８ｈ内に記憶されていた64ビツトの相関ワー
ドとを同時に比較する。第１図の６４のEXOR
ゲートは、１３の同じICパツケージ４０〜５２
から構成され、各パツケージは第１図に示すよう
に５つのEXORゲートＡ〜Ｅを含んでいる。第
１図には、簡略化のため、パツケージ４２，５２
の一部とパツケージ４０，４１しか示していな
い。高速データレートの場合、ゲート４０〜５２
は、タイプ100107を選択し、シフトレジスタ１２
ａ〜１２ｂはタイプ100141を選択することが好ま
しく、双方のタイプのものは好ましくない電圧ド
リフトを除くため温度補償が内蔵されている。

EXORゲートの定義から周知のように各ゲー
トＡ〜Ｅは、入力信号が一致した時、すなわち双
方の入力がロー又はハイの時に出力３８にロジツ
クロー信号を発生し、入力信号が一致しないとき
すなわち一方の入力信号がハイで他方がローのと
きに各ゲートは出力にロジツクハイ信号を発生す
る。第１図から明らかなように各ゲートＡ〜Ｅの
出力は、各電流セツト抵抗５３の端子に結合され
ている。本例では、すべての抵抗５３は、同じ
値、好ましくは806Ωの値を有する。これと違つ
て、異なる抵抗値を利用することにより、各出力
３８に重み付けすることも可能である。例えば
1612Ωの抵抗の出力は、806Ωの抵抗から供給さ
れる電流値の半分しか供給しない。各抵抗５３の
他方の端子は、共通端子に接続されている。この
共通端子は、好ましくは電流加算バスから構成さ
れ、バスの電圧は一定、すなわち好ましくは、後
述するように−1.8Vのロジツク低レベルに保持
される。

作動中各クロツクサイクルの間に、EXORゲ
ートによつて比較されるビツト間で一致するもの
もあるし、一致しないものもある。入力信号が一
致しない各EXORゲートＡ〜Ｅは、各出力３８
に−0.9Vのロジツクハイ信号を発生し、この信
号は、関連する抵抗５３から加算バス５５に電流
を流す。このバス５５は、既述のように−1.8V
の低いレベルに維持されている。従つて、特定の
EXORゲートによつて一致が検出されないと、
そのゲートは、ゲート出力電圧、バス電圧、電流
固定抵抗５３の値によつて決まる公知の量の電流
をバス５５に供給する。一方、特定ゲートで一致
が検出されると、そのゲートは−1.8Vのロジツ
クロー信号を発生するので、関連抵抗５３を介し
てゲートからバス５５へは電流が流れない。従つ
てバス５５上の全電流値は、一致した数によつて
正確に決められるか、バス５５上で検出される電
流値から一致が正しく決められる。

上記既述より、シフトレジスタ１２ａ〜１２ｈ
内で所定相関ワードが入つていると、EXORゲ
ート４０〜５２すべての出力３８は、−1.8Vの低
電圧レベルとなることが明らかとなる。従つて、
これらゲートからバス５５へはほとんど電流が流
れない。

第１図の好ましい実施態様の説明を簡単にする
ため、まず電圧ドリフト補償をする回路部分５７
に触れずに説明する。以下の簡単にした説明で、
点線で示す接続ライン５８は、回路５７で得られ
る回路の接続と置換えたものとする。ライン８１
を介して電流加算バス５５にエミツタが接続され
たトランジスタ５９は、下記に説明するように電
流アンプ及び電流電圧コンバータとして利用され
る。好ましい態様では、トランジスタ５９のベー
スはライン５８によつて分圧器６０へ接続され、
この分圧器６０はバス５５のロジツクローレベル
に対応する基準信号を発生するように調節され
る。第１図の回路では、バス５５は電源−Ｕとバ
ス５５との間に電圧セツト抵抗６１を接続するこ
とによつて−1.8Vに維持される。トランジスタ
５９のベースはコンデンサ９０によつてアースに
バイパスされ、コレクタはライン６４及び抵抗６
３を介して＋の電源＋Ｕに接続されている。好ま
しい実施態様では、＋Ｕ及び−Ｕに供給される各
電圧はそれぞれ＋5V及び−5Vである。既述のよ
うにゲートパツケージ４０〜５２のEXORゲー
トＡ〜Ｅの各入力のビツトが一致しないたびにバ
ス５５上の電流は所定量（本例では1mA）だけ
増加する。従つて、このように一致しない度にト
ランジスタ５９のエミツタと抵抗６３を流れる電
流はリニアに減少するので、コレクタ電圧はアー
スに対してリニアに増加する。トランジスタ５９
のベースが一定電圧に保持されていれば、上記回
路は、エミツタ電流がエミツタ・ベース電圧を一
定にするよう変化するベース共通アンプとして作
動する。従つて、エミツタ電圧、従つてバス５５
上の電圧は、それぞれ一定に維持され、温度変化
による電圧ドリフトはほとんど生じなくなる。

所望のリニアリテイ及び作動速度条件を満足さ
せるため、本例ではトランジスタ５９は2N5943
から構成されるがこのトランジスタは、バス５５
上の電流加算点での電流変化により生じうる最小
と最大電流値の間の変化を含む広範な作動レンジ
内で極めて高速でかつリニアな特性を有する。又
電圧固定抵抗６１の値はトランジスタ５９の電流
特性を最適にするよう選択される。更に詳細に
は、トランジスタ５９のコレクタ電圧は１つのク
ロツクサイクル、すなわち本例で120MHzのクロ
ツクレートを利用する時8.3ナノ秒内でフルスケ
ールでリニアに変化するよう選択されている。上
述のようにするため、トランジスタ５９は、１つ
のクロツクサイクルで全電圧が変化するように内
部接続点及び外部接続点の双方から生じる最大パ
ラステイツクキヤパシタンスをドライブできなけ
ればならない。第１図の例ではバス５５上の電圧
は一定に維持されているので、バス５５のキヤパ
シタンスに関連する抵抗コンデンサの時定数によ
る作動スピードのロスがない。バス５５上の電流
値は、一致するビツトの数にリニアに比例して変
化する。理論的には、バス５５上の電流は、ビツ
ト比較時の各変化に応答して飛び飛びにステツプ
状に変化するが、実際には回路部品の速度制限に
よりその変化は連続して生じる。

好ましい態様では、ライン６４上の電圧変化
は、電圧コンパレータ６５によつて検出される。
このコンパレータは例えばMC1651のデユアルア
ナログ／デジタルコンバータによつて構成され、
プリセツト基準レベルより上又は下の大きさのア
ナログ信号を検出する差動アンプ入力を利用した
極めて高速のコンパレータである。本例では、コ
ンパレータ６５の非反転入力はライン６４に接続
され、反転入力は下記の基準電圧レベルにプリセ
ツトされた分圧器６６に接続される。

既述のように、相関ワードがシフトレジスタ１
２ａ〜１２ｈに存在すると、理想的には抵抗５３
から加算バス５５へ流れる電流はなくなる。従つ
て、ライン６４上の電流は、最大値となり、ライ
ン６４上の対応電圧レベルは最小値となる。分圧
器６６は、ゲートパツケージ４０〜５２のゲート
Ａ〜Ｅによつて得られる最小許容不一致数に対応
してライン６４上の最小電圧を電圧コンパレータ
６５によつて検出するようにプリセツトされてい
る。例えば、64ビツトの相関ワードを利用する本
例では最小60ビツトの一致でシフトレジスタ内に
相関ワードがあることを表示すると考える。この
ようにすることによつて、伝送エラーによつて生
じ得るビツト比較エラーは最大４つまで認められ
る。従つて、60又はそれ以上のビツトが一致すれ
ば、ライン６４上の電圧は分圧器６６上にプリセ
ツトされる電圧よりも低いので、コンパレータ６
５はライン７８に出力信号を発生し、シフトレジ
スタに相関ワードが入つていることを表示する。

上記よりトランジスタ５９は、リニア電流アン
プとしてのみならず、リニア電流／電圧コンバー
タとしても作動する。

ライン７８上の出力パルスの各エツジは、制御
信号をイニシエートするのに利用でき、次にこの
制御信号は関連装置の同期化又は制御に利用でき
る。例えば、リセツトカウンタ用に利用し、再生
時の磁気記録信号の同期又は同等の用途に利用で
きる。

これとは別に、場合によつては所定の一致数が
得られ、相関ワードが存在することが表示される
と、バス５５上に最大電流値を発生するようにも
できる。この場合、相関ワードの補数をメモリス
イツチ１８ａ，１８ｂ又はゲートＡ〜Ｅの代わり
にイクスクルーシーブNORゲート内に記憶させ、
シフトレジスタ１２ａ〜１２ｈに相関ワードが生
じるとライン６４上の電圧が最大値となるように
してもよい。この別の態様では、分圧器６６の基
準電圧は相関ワードの検出に対応してライン６４
で得られる最大電圧値にプリセツトされる。ライ
ン６４上の電圧が分圧器６６のプリセツトされた
基準電圧を越えると、コンパレータ６５によりラ
イン７８上に制御パルスが得られる。この別の例
では、トランジスタ５９に対する高低電流電圧値
は、先の態様と同じように比較時に反転する。

本発明の相関回路を利用する特定の用途に応じ
てライン６４又はコンパレータ６５を利用せずに
直接バス５５上の電圧変化をモニタすることも可
能である。例えば、バス５５上の電圧は、リード
アウトが相関回路で得られるビツト一致数に比例
して変化するデジタル又はアナログ電圧メータ又
は同等の装置によつてモニタできる。

本発明に係る相関回路の上記部分は、回路内で
電圧ドリフトを実質的に生じることなく100MHz
以上の周波数で作動可能であると述べたが、例え
ば周囲温度の変化により作動中にトランジスタ５
９のエミツタベース間の電圧が変化すると、バス
５５上で電圧ドリフトが生じ、相関プロセスにエ
ラーが生じる。本発明によれば、このようなエラ
ーを防止するために補償回路５７が設けられる。

第１図に示すように補償回路５７を利用する
と、トランジスタ５９のベースと分圧器６０を接
続する上記インタラプトライン５８が省略され
る。回路５７は、差動オペアンプ６７（CM741）
からなり、このアンプの非反転入力は抵抗６８を
介して分圧器６０の出力に連結され、反転入力は
ライン８２を介して電流加算バス５５に接続され
る。アンプ６７の出力は、抵抗６９を介してトラ
ンジスタ５９のベースに連結され、アンプ６７の
出力と反転入力との間にフイードバツクコンデン
サ７０が接続されている。アンプ６７の作動速度
は、次の説明から明らかなようにクリチカルでは
ない。

上記補償回路５７は、トランジスタ５９のエミ
ツタとベースとの間に接続された負帰還ループを
形成し、次のように作動する。分圧器６０の基準
電圧はバス５５が一定レベル、本例では−1.8V
にプリセツトされるように所定電圧レベルにプリ
セツトされる。バス５５上の電圧が例えば温度変
化によりこの値より大きくなると、アンプ６７の
出力電圧及びトランジスタ５９のベース電圧は共
にリニアに減少する。こうして減少したトランジ
スタ５９のベース電圧は、エミツタの電圧も低下
させるので、バス５５の電圧が−1.8Vの所望値
まで戻るまで低下させる。同様にしてバス５５上
の電圧が上記基準電圧よりも低くなると、補償回
路５７は、トランジスタのベース電圧を増加さ
せ、次にこれに対応してバス５５上で−1.8Vの
所望電圧が得られるまでエミツタ及びバス５５の
電圧を増加させる。アンプ６７は、バス５５上の
電圧変化を増幅させ、反転された積分電圧差を実
際のバス５５の電圧と分圧器６０の基準電圧との
電圧差としてトランジスタ５９のベースにフイー
ドバツクするので、上記回路により連続補償さ
れ、長時間にわたるバス５５上の大きな電圧変化
は生じない。

回路５７は、バス５５上の電圧変化を補償する
だけでなく、例えば内外温度変化又は他の要因に
より生じるトランジスタ５９のエミツタ・ベース
電圧変化をも補償する。

第１図の態様で、記憶された相関ワードは、ワ
ードの「０」又は「１」に対応したビツトを記憶
するメモリスイツチ１８ａ，１８ｂの個々の接点
２２〜２９を開閉することによつて容易に変え得
る。しかしながら所定相関ワードを変えない場
合、第１図の回路は第２図に示すように簡略化で
きるが、以下これについて述べる。

第２図は、第１図のメモリスイツチ１８ａ，１
８ｂ及びEXORゲート４０〜５２を省略した例
を示す。比較を内容とするため、第１〜３図にお
いて同一部品には同一番号が付してある。

上記第１図の８つの８ビツトシフトレジスタ１
２ａ，１２ｂの代わりに第２図では、11個の６ビ
ツトシフトレジスタ９０ａ〜９０ｋを使用してい
る。このシフトレジスタは、フエアチヤイルド社
の100151タイプで構成することが好ましく、各レ
ジスタは、組になつた非反転及び反転並行出力３
０ａ，３０ｂ〜３５ａ，３５ｂをそれぞれ有す
る。第２図の態様で64ビツトの相関ワードを利用
する時シフトレジスタ９０ｋの最後の２組の出力
は、図示するように使用しない。各組の一つの出
力は、次に述べるように関連する電流セツテイン
グ抵抗５３に連結する。所定相関ワードの対応す
るビツト位置がビツト「１」を含むと、シフトレ
ジスタ９０ａ〜９０ｋ内の対応する組の非反転出
力は、関連する抵抗５３に接続される。これと同
様にシフトレジスタ９０ａ〜９０ｋの反転出力
は、相関ワードの「０」ビツトに対応する出力の
組から取られる。こうして相関ワードのビツト値
のすべてが知られるので、出力３０ａ，３０ｂ〜
３５ａ，３５ｂの各組の反転又は非反転出力を上
述のように関連する抵抗５３の各端子５４へ永久
的に接続することができる。第２図の接点９１
は、例えばハンダ付けによつて上述のように対応
する反転又は非反転出力３０ａ，３０ｂ〜３５
ａ，３５ｂへ永久的に接続した配線である。非反
転出力３０ａ〜３５ａは、ロジツクハイ電圧、例
えば−0.9Vの電圧を発生し、反転出力３０ｂ〜
３５ｂは、ロジツクロー電圧、例えば−1.8Vを
発生する。後者の出力電力値は第２図の態様のよ
うにシフトレジスタ９０ａ〜９０ｋから構成した
上記タイプのシフトレジスタから発生される。上
記簡略化した回路部分を除けば、第２図の他の回
路は、第１図の回路と同じであるので、この部分
は省略し、繰返して説明しない。

例えば作動中、特定の反転並行出力３０ｂ〜３
５ｂによつて「０」ビツトが得られると、その出
力は「１」となる。又反対にシフトレジスタ９０
ａ〜９０ｋの非反転並行出力３０ａ〜３５ａに
「０」ビツトが発生すると、出力信号は「０」の
ままで変わらない。同様にして反転並行出力によ
つてビツト「１」が得られると、出力は「０」と
なる。しかしながら、非反転並行出力によつてビ
ツト「１」が受信されると、出力信号は「１」と
なる。この後者の態様では、シフトレジスタ９０
ａ〜９０ｋ内の特定ロケーシヨンに記憶されたビ
ツトが相関ワードの対応するビツト位置のビツト
と一致する時はいつもその出力信号はロジツク
「１」すなわち「ハイ」又は「真」となる。従つ
て、シフトレジスタ９０ａ〜９０ｋからの出力３
０ａ，３５ｂのすべて又は少なくとも所定数の出
力信号がハイであると、シフトレジスタ内の相関
ワードの存在は、第１図を参照した説明と同じよ
うに検出される。

第３図は、第１図又は第２図の上記実施例のい
ずれかに対応する別の実施例を示すが、既述の例
と同じように電圧が一定レベルに維持されない電
流加算バス９２を使用している。従つて、第３図
の態様では、バス９２上の電圧は、電流セツテイ
ング抵抗５３の各端子５４で得られるロジツクハ
イおよびロー出力信号の数と非リニアに比例して
変化する。ロー出力信号の数は、第１図の関連す
るシフトレジスタ１２ａ，１２ｂ又は第２図のレ
ジスタ９０ａ〜９０ｋ内のビツト数に対応し、既
述のように所定相関ワードの各ビツトと一致す
る。従つて第３図の態様において、バス９２上で
変化する電圧は、直接オペアンプ８０によつて増
幅され、ここで増幅された電圧は、電圧コンパレ
ータ（例えば第１図の上記Ａ／Ｄコンパレータ６
５に対応）の非反転入力に印加される。増幅なし
で、バス９２上で充分大きな電圧変化が得られれ
ば、アンプ８０は省略できる。第３図の態様で、
バス９２上の電圧変化をコンパレータ６５によつ
て直接比較するので、電流／電圧コンバータ５
９、電源６０及び回路部分５７のような第１図の
上記部品は、第３図の回路から省略されるので、
本相関器は簡略化される。しかしながら、第３図
の態様では、バス９２上の電流及び電圧は、一致
する数と比例して変化するので、その結果得られ
るライン７８上の電圧変化は一致する数と非リニ
アになる。実際にリニアリテイーが必要な場合、
アンプ８０の特性が非リニアリテイーを補償する
ように特性を選択することも可能である。これと
は異なり、コンパレータ６５の特性が十分な選択
度を与えるようすなわち相関ワードの存在を表示
するバス９２上の電圧レンジ内の電圧変化を検出
する充分な入力ゲインを与えるように特性を選択
することも可能である。回路中にアンプ８０が必
要であれば、好ましくは内部温度補償を有するタ
イプのものを使用すべきである。

第１図〜第３図の態様では、電流加算バス５５
又は９２にそれぞれ連結した電圧セツテイング抵
抗６１又は７９は、当業者に周知のように定電流
源と交換できる。１個以上のトランスジユーサを
テープ上の所定パスをスウイーブするのに使用す
るロータリーヘツド磁気テープレコーダでの再生
信号の同期用に本発明の相関回路を使用する場
合、再生時の各トランスジユーサの識別をするの
が好ましい。この効果のため、ヘツドパスの開始
点ごとに各トランスジユーサの各相関ワードを記
録してもよい。再生時には、予想される再生ヘツ
ドスウイーブの前に対応する相関ワードを記録す
る各メモリをコンパレータ例えばEXORゲート
４０〜５２へ接続するためのスイツチを利用しな
ければならない。

上記説明から、本発明の相関回路及び方法は、
プリセツトされたデジタルワードと一致するデジ
タルデータ流内のビツト数に比例して変化するア
ナログ信号を発生することが理解されよう。本発
明の利点は、上記アナログ信号は、好ましい態様
では8.3ナノ秒以下の極めて短時間内にフルスケ
ールで変化できることにある。従つて、高周波、
例えば120MHz以上で相関プロセス方法を実施で
きる。更に別の大きな利点は、第１図及び第２図
の態様で述べたように本発明の方法及び相関回路
の作動は、リニアでありかつ温度変化を補償する
ことにある。

本発明の方法及びその装置によれば、上記利点
が得られるが、抵抗以外の必要な回路部品数が最
小に得られる。これと同時に本発明の装置は、シ
リアルデータ流のレートに対して比較的低スピー
ドで作動するデジタル加算器又は他の部品を使用
していない。

本発明の方法及びデジタル相関器を利用すれ
ば、バス上の最大電流が利用する特定回路の仕様
を越えない限り相関ワード長によつて作動スピー
ドが実質的に制限されることはない。一方、各抵
抗５３を流れる電流は、本発明の方法及び相関回
路の高速スピードに対える寄生容量の影響を除去
するのに必要な所定最小値を有していなければな
らない。

以上で、好ましい態様及び別の態様に基づき本
発明を説明したが、特許請求の範囲から逸脱する
ことなく種々の設計変更が容易であることは明ら
かである。

【図面の簡単な説明】

第１図は、本発明に係る高速デジタル相関器を
示す好ましい態様の電気回路図、第２図は、第１
図の一部に対応した別の態様の配線図、第３図は
第１図の別の部分に対応した別の態様の配線図で
ある。 １２ａ，１２ｂ……シリアル／並列レジスタ、
１８ａ，１８ｂ……メモリスイツチ、Ａ〜Ｅ……
EXORゲート。

Claims (1)

【特許請求の範囲】
1. １ シリアルデータ流中の既知のデジタル相関ワ
   ードを検出する高速相関回路において、シリアル
   データ流の連続ビツトを直列的に受信し、記憶
   し、新しいビツトを受信すると前記記憶したビツ
   トを次々に１ビツト位置だけシフトするシフトレ
   ジスタ手段、前記既知の相関ワードの各ビツト内
   容に対応する情報を記憶した記憶手段、前記シフ
   トレジスタ手段のそれぞれのビツト位置でのデー
   タビツトと前記既知の記憶されている対応相関ワ
   ードビツトとの一致を検出しこれらの一致に応答
   して所定の大きさの出力信号を発生する並列出力
   を有する比較手段、それぞれが該比較手段の前記
   並列出力に接続された入力を有し既知の量の電流
   を発生する出力を有する電流設定手段であつて、
   それら出力が前記比較手段の一致数に比例して増
   加する大きさを有する出力信号を発生するように
   共通端子に接続されている電流設定手段、及び前
   記共通端子を一定電圧レベルに維持するための補
   償手段が設けられていることを特徴とする高速相
   関回路。