JPH05224964A - バス異常通知方式 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 マルチプロセッサシステムのバス異常通知方
式に関し、共通バス上で発生したバス異常の情報を、ソ
フトウエアに負荷をかけずに、詳細にかつ高速に、関連
プロセッサユニットに通知できるようにする。 【構成】プロセッサユニット1-1 〜1-N と、Ｉ／Ｏユニ
ット2-1-1 〜2-N-z との間でデータ送受を行う共通バス
３と並列に、該ユニット間でシリアルデータ通信用のバ
ス異常通知線５を設ける。Ｉ／Ｏユニット2-1-1 〜2-N
は、バス異常を検出し、自ユニットを管理するプロセッ
サユニット1-1 〜1-N のＩＤを含むバス異常情報をシリ
アルデータにしてバス異常通知線５に送出するバス異常
検出部21を持ち、プロセッサユニットはバス異常情報の
受信・記録と該情報が自プロセッサユニット宛の時はＣ
ＰＵ11に対して割込みを行うバス異常記録レジスタ12を
持つ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のプロセッサを有
するマルチプロセッサシステムにおけるバス異常通知方
式に関する。

【０００２】制御系のコンピュータシステムでは、処理
の高速化、多量化、高信頼度化（ノンストップ化）の要
求に伴い、複数のプロセッサを設けることにより並列処
理や冗長化が図れるマルチプロセッサシステムが広まり
つつある。

【０００３】

【従来の技術】まず単一プロセッサシステムにおけるバ
ス異常通知方式を説明する。図４に示すように、プロセ
ッサユニット１と、該プロセッサの管理下で動作する複
数のＩ／Ｏユニット2-1 〜2-N とが共通バス３で接続さ
れている単一プロセッサシステムでは、共通バス２を監
視するバスコントローラユニット４と、該バスコントロ
ーラユニット４とプロセッサユニット１との間に一本の
バス異常通知線５とを設ける。バスコントローラユニッ
ト４はバス異常検出部41とバス異常情報レジスタ42とを
有し、プロセッサ１や、ＤＭＡ動作するＩ／Ｏ装置が共
通バス３にアクセスしたときにバス異常が発生すると、
バス異常検出部41がそのバス異常を検出し、異常内容(
アドレスパリティ／データパリティエラー等）とバスの
状態（異常発生時のバスアクセスはアドレスかデータか
等）をバス異常レジスタ42に記録するとともに、バス異
常通知線５を介してプロセッサ１内のＣＰＵ11に対し
て、マスク不能割込み（ＮＭＩ）によりバス異常発生を
通知する。プロセッサ１はこの通知を受けると、割込み
処理により共通バス３を介してコントローラユニット４
のバス異常情報レジスタ42にアクセスし、該レジスタ42
に保持されているバス異常詳細情報を読込み、これを解
析してリカバリ処理やリトライ処理を実行する。

【０００４】図５は本発明が対象とするマルチプロセッ
サシステムのブロック図である。マルチプロセッサ方式
の制御系コンピュータシステムでは、図５に示すよう
に、各プロセッサユニット1-1 〜1-N の配下にそれぞれ
多数のＩ／Ｏユニット2-1-1 〜2-1-ｎ，2-2-1 〜2-2-
ｍ，・・・２-N-1〜2-N-q が従属する。図の点線枠は、
それぞれのプロセッサユニットの管理領域を示す。また
プロセッサユニット間通信データや全てのプロセッサグ
ループで共有するデータを保存する共通メモリユニット
６が設けられている。ここで、Ｉ／Ｏユニットは、ＦＤ
Ｄ，ＨＤＤ等の記録部、ＨＤＬ、ＬＡＮ等の回線対応
部、デジタル入出力やアナログ入出力等のペリフェラル
Ｉ／Ｏ部等であり、これらの全Ｉ／Ｏユニットはそれぞ
れ自ユニットを管理するプロセッサユニットから共通バ
ス３を介してアクセスされる。また、Ｉ／Ｏユニットの
なかには、プロセッサをわずらわすことなく、共通メモ
リ６に直接アクセスしてデータ転送を行うＤＭＡ機能を
有するものもある。（なお、本明細書では以後この共通
メモリユニットも広義のＩ／Ｏユニットと見なす）そし
て、これらのＩ／Ｏユニットをプロセッサユニットがバ
スアクセスしたり、ＤＭＡ動作を行うＩ／Ｏユニットが
共通メモリをバスアクセスしたときに発生するバス異常
（アドレスパリティ・エラー、データパリティ・エラ
ー、ＥＣＣエラー、メモリパリティ・エラー等）を、自
ユニットを管理するプロセッサに通知する必要がある。

【０００５】

【発明が解決しようとする課題】しかし、単一プロセッ
サシステムで採用したバスコントローラによるバス異常
通知方式を、図５のマルチプロセッサシステムにも採用
しようとすると以下の問題がある。

【０００６】バスの使用権を獲得してバスマスタとな
るプロセッサユトニット1-1 がバスアクセスしたときに
バス異常が発生すると、バスコントローラ４はその異常
を検出しバス異常通知線にＮＭＩを送出するが、そのＮ
ＭＩ通知は全てのプロセッサに通知され、各プロセッサ
はソフトウェアによってバス異常情報をレジスタから読
み込み、その異常情報を解析することによってはじめて
自プロセッサがそのバス異常に関係しているかどうかを
知る。従って、バス異常に無関係のプロセッサでも割込
み処理が行われ、ソフトウエアに対して無駄な処理をさ
せることになる。

【０００７】異なるプロセッサが連続してバス異常を
発生させた場合に、バス異常情報を全て記録しておくた
めには、バスコントローラ４内のバス異常情報レジスタ
41の数は、プロセッサの数と同数必要になり、プロセッ
サが多い場合には、レジスタが多数必要となり実現が困
難である。

【０００８】ＤＭＡを行うＩ／Ｏユニットがバスマス
タとなったときにバス異常を発生させた場合にも、バス
コントローラからバス異常発生が全てのプロセッサに通
知されるが、その通知だけでは各プロセッサはバス異常
の発生させたのが、自己の管理するどのＤＭＡ−Ｉ／Ｏ
ユニットなのか、それとも他のプロサッセなのかの区別
することができず、と同様な問題が生じる。

【０００９】本発明は上記問題点に鑑み創出されたもの
で、マルチプロセッサシステムの共通バス上で発生した
バス異常の情報を、ソフトウエアに負荷をかけることな
く、詳細にかつ高速に、関連プロセッサユニットに通知
できるようにすることを目的とする。

【００１０】

【課題を解決するための手段】図１は本発明のバス異常
通知方式の構成図である。上記問題点を解決するため本
発明のバス異常通知方式は、それぞれが複数のＩ／Ｏユ
ニットを管理する複数のプロセッサユニット1-1 〜1-N
と、該管理される複数のＩ／Ｏユニット2-1-1 〜2-N-z
と、全てのユニット1-1 〜1-N 、2-1-1 〜2-N-z 間を接
続する一つの共通バス５とからなるマルチプロセッサシ
ステムにおけるバス異常通知方法であって、前記ユニッ
ト間のデータ送受を行う該共通バス５と平行して、シリ
アルデータ通信を行うバス異常通知線５を設けるととも
に、アクセスされたとき発生するバス異常を検出し、自
ユニットを管理するプロセッサユニットのＩＤを含むバ
ス異常情報をシリアルデータにして前記バス異常通知線
５に送出するバス異常検出部21を各Ｉ／Ｏユニットに、
前記バス異常通知線５からバス異常情報を受信し、該情
報が自プロセッサユニット宛かを判断して、自プロセッ
サユニット宛の場合にはＣＰＵ11に対して割込み通知を
行うバス異常記録レジスタ12を各プロセッサユニット
に、それぞれ設け、バス異常を検出したＩ／Ｏユニット
はアクセスバスサイクル内に前記バス異常通知線を介し
て全プロセッサユニットのバス異常記録レジスタにバス
異常情報を通知するとともに、該Ｉ／Ｏユニットを管理
するプロセッサユニットのみがＣＰＵ割込みを起こすよ
うにした構成であり、また、ＤＭＡ動作するＩ／Ｏユニ
ットがバスマスタとなり、バススレーブとなるＩ／Ｏユ
ニットがどのプロセッサユニットからも管理されない共
通メモリユニット６の場合には、バス異常を検出した共
通メモリ６は、自ＩＤを含むバス異常情報をバス異常通
知線に送出し、引き続いて該ＤＭＡ動作するＩ／Ｏユニ
ットが自Ｉ／Ｏを管理するプロセッサユニットのＩＤを
バス異常通知線５に送出するようにした構成である。

【００１１】

【作用】全てのＩ／Ｏユニットのバス異常検出部は自ユ
ニットが共通バスを介してアクセスされた時にバス異常
を検出すると、同一バスサイクル内に直ちに詳細異常情
報をシリアルデータにしてバス異常通知線を介して全プ
ロセッサユニットに送出する。従って、バス異常情報を
保持するバス異常情報レジスタが不要となる。また、プ
ロセッサユニットのＣＰＵに対するＮＭＩ割込み通知は
バス異常を発生させたプロセッサユニットだけで行われ
るので、バス異常に無関係なプロセッサユニットでは無
駄な割込み処理を行うことがなく、ソフトウエアに負荷
を与えることが無くなる。

【００１２】また、アクセスされたＩ／Ｏユニットが共
通メモリの場合には、自ユニットを管理するプロセッサ
ユニットのＩＤを持たないので、アクセスしたＤＭＡ−
Ｉ／Ｏユニットが自己を管理するプロセッサユニットの
ＩＤを引き続いて送出する。これにより関連プロセッサ
のＣＰＵだけに割込みが通知されてリカバリ処理／リト
ライ処理が行われる。

【００１３】

【実施例】以下添付図面により本発明の実施例を説明す
る。図１は本発明のバス異常通知方式の構成図、図２，
図３は動作シーケンスを示す図である。なお、全図を通
じて同一符号は同一対象物を表す。

【００１４】図１において、1-1 〜1-N はマルチプロセ
ッサシステムを構成する複数の個々のプロセッサユニッ
トで、各プロセッサはそれぞれ複数のＩ／Ｏユニット2-
1-1〜2-1-ｎ、・・・、2-N-1 〜2-N-ｚを管理する。６
は共通メモリユニットで、各プロセッサユニットや、Ｄ
ＭＡ動作が可能なＩ／Ｏユニットから共通にアクセスさ
れる。３は、データ線、アドレス線、制御線等からなる
共通バスで、全てのユニット間を接続している。

【００１５】５は一本のバス異常通知線で共通バス３と
平行して全ユニット間を接続している。各Ｉ／Ｏユニッ
ト2-1-1 〜2-1-ｎ，・・・２-N-1〜2-N-ｚおよび共通メ
モリ６は、バス異常検出部21、バス制御部22、バスイン
タフエイス部23、複数のレジスタ24を有する。

【００１６】バス異常検出部21は共通バス３を介して受
信したデータを監視してバス異常を検出すると、直ちに
該バス異常に関連する全ての情報をシリアルデータにし
てバス異常通知線５に送出する。

【００１７】バス制御部22は共通バスに対する接続制御
を行い、管理するプロサッサユニットからアクセスされ
ている時に、バス異常検出部21からバス異常発生の通知
を受けると、データ受信に対するアクノリッジ（肯定応
答) の送出を停止して、バス異常検出部21からの異常情
報の送出が完了するまでバスサイクルを引き延ばす。

【００１８】バスインタフェイス部23は共通バスとのイ
ンタフェイスを司り、レジスタ24は送受するデータを一
時記憶する。各プロセッサユニット1-1 〜1-N は、ＣＰ
Ｕチップ11と、バス異常記録レジスタ12とを有する。バ
ス異常レジスタ12は、バス異常通知線５からバス異常情
報のシリアルデータを受信して記録し、該異常情報内の
プロセッサユニットＩＤが自分のＩＤと一致したら割込
み線14を介してＣＰＵチップにマスク不能割込みＮＭＩ
を通知する機能を有する。ＣＰＵ11上のソフトウエアは
この割込み通知によって、自分が管理するＩ／Ｏユニッ
トへのアクセスでバス異常が発生したことを認識し、割
込み処理プログラムを起動させてバス異常記録レジスタ
12から、内部バス13を通じてバス異常情報を読出し、リ
カバリ処理/ リトライ処理を行う。

【００１９】次に図３によりバス異常通知のシーケンス
を説明する。図３は共通バスの使用権を獲得するバスマ
スタがプロセッサユニットで、アクセスされるバススレ
ーブがＩ／Ｏユニットの場合の例である。

【００２０】図の（ａ）に、バス異常が発生していない
正常時のマスタ、スレーブ間のデータのやりとりを示
す。スレーブＩ／Ｏユニットはバスマスタプロセッサユ
ニットからのデータを正常に受け取ると、アクノリッジ
（ＡＣＫ）を返しバスサイクルを終了させる。

【００２１】図（ｂ）のバス異常発生時では、バススレ
ーブとなったＩ／Ｏユニットのバス異常検出部は、自ユ
ニットがバスマスタからアクセスされて共通バスを介し
てバスインタフエイス部でデータを受信すると、そのデ
ータを監視して、バス異常を検出する。バス異常が検出
されると、アクノリッジの返送を保留し、バス異常情報
をバス異常通知線に送出する。このバス異常情報は、そ
のときアクセスされていたレジスタのアドレス、異常が
生じたデータの内容、アドレスパリティエラーかデータ
パリティエラーかのエラー種別等のバス異常データと、
自ユニットを管理しているプロセッサユニットのＩＤと
そのプロセッサユニット配下での自ユニットに対する管
理番号とのＩＤ情報とからなり、これらのデータをシリ
アルデータに変換してバス異常通知線に送出する。デー
タを正常に受信したとのアクノリッジを出さないのでバ
スは当該２ユニット間で専有されている状態であり、バ
スサイクルを引き延ばして、全ての情報を送出してしま
う。送出が終了するとバスは解放される。

【００２２】全てのプロセッサユニットは、バス異常を
検出したバススレーブＩ／Ｏユニットからバス異常通知
線を介して送られてくるバス異常情報を、バス異常記録
レジスタで受信する。ここまでは、ＣＰＵで処理中のタ
スクとは無関係にハードウエアによって行われる。そし
て、受信したバス異常情報に含まれるプロセッサＩＤが
自分のＩＤと一致したプロセッサユニットにおいての
み、該バス異常記録レジスタからＣＰＵにマスク不能割
込みＮＭＩをかけ、ソフトウエアによりエラー分析処理
を行う。このときには、バス異常に関する全ての情報が
バス異常記録レジスタに保持さているので、新たに共通
バスを獲得して転送を受ける必要がない。

【００２３】次に図４により、バスマスタがＤＭＡ動作
を行うＩ／Ｏユニットで、バススレーブとなるＩ／Ｏニ
ットが共通メモリである場合の動作を説明する。共通メ
モリユニットは、全てのプロセッサユニットから同等に
アクセスされるので、自ユニットを管理するプロセッサ
のＩＤを持たない。そして、この共通メモリには、ＤＭ
Ａ機能を有するＩ／Ｏユニットが、支配するプロセッサ
の指示により直接アクセスすることができる。

【００２４】共通メモリユニットは、ＤＭＡ−Ｉ／Ｏユ
ニットからアクセスされたときにバス異常を検出する
と、プロセッサＩＤを含まないバス異常情報をバス異常
通知線に送出し、この送出が終了すると引き続いてバス
マスタとなっているＤＭＡ−Ｉ／Ｏユニットが自ユニッ
トを管理しているプロセッサユニットのＩＤと該プロセ
ッサユニット配下の管理番号とからなるＩＤ情報をバス
異常通知線に送出する。

【００２５】全プロセッサユニットは、共通メモリユニ
ット（バススレーブ）及び、ＤＭＡ−Ｉ／Ｏユニット
（バスマスタ）から送られてくるデータをバス異常記録
レジスタにて受信する。そしてＤＭＡ−Ｉ／Ｏ内に記さ
れたプロセッサＩＤが自己のＩＤと一致しているプロセ
ッサユニットにおいてのみ、バス異常記録レジスタがＣ
ＰＵに対して割込みを発生させ、異常発生をソフトウエ
アに通知する。

【００２６】これにより、プロセッサユニットのＣＰＵ
は自己の配下にあるＩ／Ｏユニットが関係するバス異常
のときだけ、ソフトウエアに通知されるので、他のプロ
セッサのソフトウアエ負荷が増加することがない。ま
た、全プロセッサユニットは、異常が発生したバスアク
セスサイクルと同じバスサイクル内に全てのバス異常情
報の送付を受けるので、バス異常が連続して発生しても
全ての異常の検出と通知が可能となる。

【００２７】このように、本発明によればマルチプロセ
ッサシステムにおいて、共通バス上で発生したバス異常
を発生と同時にＣＰＵに通知することができ、連続して
発生しても全て関係するＣＰＵに通知でき、それぞれの
ＣＰＵ系で独立に異常回復処理を行うことが可能となる
とうい効果がある。

【００２８】

【発明の効果】以上説明したように、本発明によればマ
ルチプロセッサシステムにおいて、共通バス上で発生し
たバス異常を発生と同時に、管理するプロセッサのＣＰ
Ｕにだけ通知することができるので、ソフトウエアの負
荷が増大せず効率的にバス異常検出が可能になるという
効果がある。

【図面の簡単な説明】

【図１】 本発明のバス異常通知方式の構成図

【図２】 動作シーケンスを示す図（その１）

【図３】 動作シーケンスを示す図（その２）

【図４】 単一プロセッサシステムにおけるバス異常通
知方式

【図５】 本発明が対象とするマルチプロセッサシステ
ムのブロック図

【符号の説明】

1-1 〜1-N …マルチプロセッサ、11…ＣＰＵ、12…バス
異常記録レジスタ、2-1-1 〜2-N-z …Ｉ／Ｏユニット、
21…バス異常検出部、22…バス制御部、３…共通バス、
５…バス異常通知線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 金川 幸生 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 奈良 孝雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 それぞれが複数のＩ／Ｏユニットを管理
   する複数のプロセッサユニット(1-1〜1-N)と、該管理さ
   れる複数のＩ／Ｏユニット(2-1-1〜2-N-z)と、全ての前
   記ユニット(1-1〜1-N 、2-1-1 〜2-N-z)間を接続する一
   つの共通バス(5) とからなるマルチプロセッサシステム
   におけるバス異常通知方法であって、 前記ユニット間のデータ送受を行う該共通バス(5) と平
   行して、シリアルデータ通信を行うバス異常通知線(5)
   を設けるとともに、 アクセスされたとき発生するバス異常を検出し、自ユニ
   ットを管理するプロセッサユニットのＩＤを含むバス異
   常情報をシリアルデータにして前記バス異常通知線(5)
   に送出するバス異常検出部(21)を各Ｉ／Ｏユニットに、 前記バス異常通知線(5) からバス異常情報を受信し、該
   情報が自プロセッサユニット宛かを判断して、自プロセ
   ッサユニット宛の場合にはＣＰＵ(11)に対して割込み通
   知を行うバス異常記録レジスタ(12)を各プロセッサユニ
   ットに、 それぞれ設け、 バス異常を検出したＩ／Ｏユニットはアクセスバスサイ
   クル内に前記バス異常通知線(5) を介して全プロセッサ
   ユニットのバス異常記録レジスタにバス異常情報を通知
   し、該Ｉ／Ｏユニットを管理するプロセッサユニットの
   みがＣＰＵ割込みを起こすようにしたことを特徴とする
   バス異常通知方式。
2. 【請求項２】 請求項１記載のバス異常通知方式におい
   て、ＤＭＡ動作するＩ／Ｏユニットがバスマスタとな
   り、バススレーブとなるＩ／Ｏユニットがどのプロセッ
   サユニットからも管理されない共通メモリユニット(6)
   の場合には、 該共通メモリ(6) は、自ＩＤを含むバス異常情報をバス
   異常通知線(5) に送出し、引き続いて該ＤＭＡ動作する
   Ｉ／Ｏユニットが自Ｉ／Ｏを管理するプロセッサユニッ
   トのＩＤを該バス異常通知線(5) に送出するようにした
   ことを特徴とするバス異常通知方式。