JPH05226280A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05226280A JPH05226280A JP4027739A JP2773992A JPH05226280A JP H05226280 A JPH05226280 A JP H05226280A JP 4027739 A JP4027739 A JP 4027739A JP 2773992 A JP2773992 A JP 2773992A JP H05226280 A JPH05226280 A JP H05226280A
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- plug
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Abstract
(57)【要約】 （修正有）
【目的】 コンタクト孔内にＷプラグを形成する際、下
地傾斜部のＷ膜を除去するためのオーバーエッチングに
よるコンタクト孔内のＷプラグの掘下がりをなくし、孔
を完全に埋込み、その上のＡｌ配線層の被覆率を向上さ
せ信頼性を高めるための半導体装置の製造法を提供す
る。 【構成】 全面にバリア層１３を形成し、その上にブラ
ンケットＷ―ＣＶＤ法により十分な膜厚のＷ膜１４ｂを
全面に堆積した後、全面エッチバックにより層間絶縁膜
１１上のＷ膜とバリア層１３を除去する。その際下地傾
斜部でのＷ膜が十分除去できるよう過剰エッチする。そ
のためコンタクト孔内の第１のＷプラグ１４ａが掘れ下
がるので、選択Ｗ―ＣＶＤ法により孔内に選択的にＷを
堆積し、第１のＷプラグの掘り下がり分を完全に埋込み
第２のＷプラグ１５を形成すると同時に、第１のＷプラ
グの空隙や継ぎ目を埋込む。その結果コンタクト孔上に
形成される配線層の被覆率を高め信頼性を向上できる。
地傾斜部のＷ膜を除去するためのオーバーエッチングに
よるコンタクト孔内のＷプラグの掘下がりをなくし、孔
を完全に埋込み、その上のＡｌ配線層の被覆率を向上さ
せ信頼性を高めるための半導体装置の製造法を提供す
る。 【構成】 全面にバリア層１３を形成し、その上にブラ
ンケットＷ―ＣＶＤ法により十分な膜厚のＷ膜１４ｂを
全面に堆積した後、全面エッチバックにより層間絶縁膜
１１上のＷ膜とバリア層１３を除去する。その際下地傾
斜部でのＷ膜が十分除去できるよう過剰エッチする。そ
のためコンタクト孔内の第１のＷプラグ１４ａが掘れ下
がるので、選択Ｗ―ＣＶＤ法により孔内に選択的にＷを
堆積し、第１のＷプラグの掘り下がり分を完全に埋込み
第２のＷプラグ１５を形成すると同時に、第１のＷプラ
グの空隙や継ぎ目を埋込む。その結果コンタクト孔上に
形成される配線層の被覆率を高め信頼性を向上できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特にその中でもコンタクト孔の接続方法に関するもので
ある。
特にその中でもコンタクト孔の接続方法に関するもので
ある。
【０００２】
【従来の技術】図４は、従来の半導体装置のＭＯＳＬＳ
Ｉの断面図を表すものである。図４において、ｎチャネ
ルＭＯＳトランジスタは、ｐ型Ｓｉ基板１上に形成され
たソ−ス領域（ｎ+）７、ドレイン領域（ｎ+）８、ゲ−
ト酸化膜３、ゲ−ト電極４、上部絶縁膜５、酸化膜のサ
イドウォ−ル６、及びフィールド酸化膜２から形成され
る。上述の各トランジスタの上にはノンド−プの酸化膜
１０,層間絶縁膜１１が形成され、前記ノンド−プの酸
化膜１０,層間絶縁膜１１中に前記ソース領域７、及び
ドレイン領域８と、Ａｌ配線層１６とを接続するための
コンタクト孔が形成され、前記コンタクト孔はバリア層
１３,Ｗのプラグ１４ｃによって埋め込まれ、その上に
Ａｌ配線層１６が形成されている。
Ｉの断面図を表すものである。図４において、ｎチャネ
ルＭＯＳトランジスタは、ｐ型Ｓｉ基板１上に形成され
たソ−ス領域（ｎ+）７、ドレイン領域（ｎ+）８、ゲ−
ト酸化膜３、ゲ−ト電極４、上部絶縁膜５、酸化膜のサ
イドウォ−ル６、及びフィールド酸化膜２から形成され
る。上述の各トランジスタの上にはノンド−プの酸化膜
１０,層間絶縁膜１１が形成され、前記ノンド−プの酸
化膜１０,層間絶縁膜１１中に前記ソース領域７、及び
ドレイン領域８と、Ａｌ配線層１６とを接続するための
コンタクト孔が形成され、前記コンタクト孔はバリア層
１３,Ｗのプラグ１４ｃによって埋め込まれ、その上に
Ａｌ配線層１６が形成されている。
【０００３】図５は図４に至るまでの製造工程を示した
断面図である。以下、本従来例のＭＯＳＬＳＩの製造方
法を説明する。
断面図である。以下、本従来例のＭＯＳＬＳＩの製造方
法を説明する。
【０００４】図５(a)に示す様に、例えばＰ型（１０
０）Ｓｉ基板１上に、例えばＬＯＣＯＳ法により素子分
離領域であるフィールド酸化膜２を形成し、ゲート酸化
膜３を形成した後、ゲート電極材料４を堆積し、その上
に上部絶縁膜５を堆積し、フォトリソグラフィ工程によ
りパターニングを行い、ドライエッチングによりゲート
電極４を形成する。ゲート電極４は、例えばｎ型不純物
（Ｐ或はＡｓ）を含有した多結晶Ｓｉ膜で構成される。
またはｐ型不純物（Ｂ）を含有した多結晶Ｓｉ膜、高融
点金属、高融点金属のシリサイド、或は高融点金属のポ
リサイドであってもよい。上部絶縁膜５は、例えばＣＶ
Ｄ法によるＳｉＯ2膜で形成される。その後、ＣＶＤ法
によりＳｉＯ2膜を全面に堆積した後、異方性エッチン
グによりゲート電極４の側壁に酸化膜のサイドウォール
６を形成する。その後ｎチャネルＭＯＳトランジスタ領
域のソ−ス７,ドレイン８形成のためにｎ+不純物（Ｐま
たはＡｓ）をイオン注入する。
０）Ｓｉ基板１上に、例えばＬＯＣＯＳ法により素子分
離領域であるフィールド酸化膜２を形成し、ゲート酸化
膜３を形成した後、ゲート電極材料４を堆積し、その上
に上部絶縁膜５を堆積し、フォトリソグラフィ工程によ
りパターニングを行い、ドライエッチングによりゲート
電極４を形成する。ゲート電極４は、例えばｎ型不純物
（Ｐ或はＡｓ）を含有した多結晶Ｓｉ膜で構成される。
またはｐ型不純物（Ｂ）を含有した多結晶Ｓｉ膜、高融
点金属、高融点金属のシリサイド、或は高融点金属のポ
リサイドであってもよい。上部絶縁膜５は、例えばＣＶ
Ｄ法によるＳｉＯ2膜で形成される。その後、ＣＶＤ法
によりＳｉＯ2膜を全面に堆積した後、異方性エッチン
グによりゲート電極４の側壁に酸化膜のサイドウォール
６を形成する。その後ｎチャネルＭＯＳトランジスタ領
域のソ−ス７,ドレイン８形成のためにｎ+不純物（Ｐま
たはＡｓ）をイオン注入する。
【０００５】次にノンド−プの酸化膜１０及び層間絶縁
膜１１を堆積する。この際、層間絶縁膜１１は平坦化の
容易なＢＰＳＧ膜を用い、ＣＶＤ法により形成した。そ
の後、約９００℃の熱処理によりソ−ス領域７,ドレイ
ン領域８の不純物の活性化と、層間絶縁膜１１の平坦化
を同時に行う。その後、フォトリソグラフィ工程及びド
ライエッチング工程によりコンタクト孔を形成する。
膜１１を堆積する。この際、層間絶縁膜１１は平坦化の
容易なＢＰＳＧ膜を用い、ＣＶＤ法により形成した。そ
の後、約９００℃の熱処理によりソ−ス領域７,ドレイ
ン領域８の不純物の活性化と、層間絶縁膜１１の平坦化
を同時に行う。その後、フォトリソグラフィ工程及びド
ライエッチング工程によりコンタクト孔を形成する。
【０００６】次にウェットエッチングによりコンタクト
孔内のソース７,ドレイン８上の自然酸化膜を除去後す
ぐにバリア層１３をスパッタ法により形成する。このバ
リア層はこの後のブランケットＷ−ＣＶＤ法よるＷ膜堆
積時の、下地層間絶縁膜１１との密着層と、ソース７,
ドレイン８への侵食防止膜の役割を兼ねており、例えば
ＴｉＮ／Ｔｉの積層膜やＴｉＷ、Ｗの単層膜をスパッタ
法、あるいはＣＶＤ法により堆積する。その後ブランケ
ットＷ−ＣＶＤ法によりＷ膜１４ｂを全面に堆積しコン
タクト孔を埋め込む。このとき堆積膜厚ｔはコンタクト
孔を完全に埋め込むため、図３（ａ）に示す様に、コン
タクト孔の直径ｄに対してＣＶＤ−Ｗ膜１４ｂのカバレ
ージαとすると、ｄ／２α以上堆積する必要がある。例
えば直径が０.６μｍのコンタクト孔であれば、ＣＶＤ
−Ｗ膜１４ｂのカバレージが０.７とすると、少なくと
も０.４３μｍ以上のＷ膜厚が必要である。また本実施
例で用いたブランケットＷ−ＣＶＤ法の成膜条件を（表
１）に示す。
孔内のソース７,ドレイン８上の自然酸化膜を除去後す
ぐにバリア層１３をスパッタ法により形成する。このバ
リア層はこの後のブランケットＷ−ＣＶＤ法よるＷ膜堆
積時の、下地層間絶縁膜１１との密着層と、ソース７,
ドレイン８への侵食防止膜の役割を兼ねており、例えば
ＴｉＮ／Ｔｉの積層膜やＴｉＷ、Ｗの単層膜をスパッタ
法、あるいはＣＶＤ法により堆積する。その後ブランケ
ットＷ−ＣＶＤ法によりＷ膜１４ｂを全面に堆積しコン
タクト孔を埋め込む。このとき堆積膜厚ｔはコンタクト
孔を完全に埋め込むため、図３（ａ）に示す様に、コン
タクト孔の直径ｄに対してＣＶＤ−Ｗ膜１４ｂのカバレ
ージαとすると、ｄ／２α以上堆積する必要がある。例
えば直径が０.６μｍのコンタクト孔であれば、ＣＶＤ
−Ｗ膜１４ｂのカバレージが０.７とすると、少なくと
も０.４３μｍ以上のＷ膜厚が必要である。また本実施
例で用いたブランケットＷ−ＣＶＤ法の成膜条件を（表
１）に示す。
【０００７】
【表１】
【０００８】その後図５（ｂ）に示すように、Ｗ膜１４
ｂ及びバリア層１３を全面エッチバック法により除去
し、コンタクト孔内にだけＷ膜を残置させＷプラグ１４
ｃとする。このとき、異方性の強いエッチバックを行う
と、図３（ａ）に示すように、Ｗ堆積膜厚ｔに対し、下
地が傾斜し傾斜角θを有するところでは見かけのエッチ
ング膜厚がｔ／ｃｏｓθと厚くなり、少なくとも膜厚ｔ
（１−１／ｃｏｓθ）分のオーバーエッチングしなけれ
ばならない。そのため図３（ｂ）に示すように、コンタ
クト孔内ではその分のＷ膜が掘れ下がり、その掘れ下が
り量Ｒは少なくともｔ（１−１／ｃｏｓθ）より大きく
なる。
ｂ及びバリア層１３を全面エッチバック法により除去
し、コンタクト孔内にだけＷ膜を残置させＷプラグ１４
ｃとする。このとき、異方性の強いエッチバックを行う
と、図３（ａ）に示すように、Ｗ堆積膜厚ｔに対し、下
地が傾斜し傾斜角θを有するところでは見かけのエッチ
ング膜厚がｔ／ｃｏｓθと厚くなり、少なくとも膜厚ｔ
（１−１／ｃｏｓθ）分のオーバーエッチングしなけれ
ばならない。そのため図３（ｂ）に示すように、コンタ
クト孔内ではその分のＷ膜が掘れ下がり、その掘れ下が
り量Ｒは少なくともｔ（１−１／ｃｏｓθ）より大きく
なる。
【０００９】図６に埋め込むべきコンタクト径と下地の
傾斜角によるＷプラグ１４ｃのエッチバックによる掘れ
下がり量を見積った例を示してある。例えば０.６μｍ
径のコンタクト孔を埋め込む場合、チップ内で下地の傾
斜角が最大４５゜であったとしたら、Ｗプラグ１４ｃの
掘れ下がり量は０.３５μｍとなる。この図からわかる
ように、下地の傾斜角大きくなればなるほどＷプラグ１
４ｃの掘れ下がり量は増加する。またＷプラグ１４ｃの
掘れ下がり量はどのコンタクト孔でも同じである。なお
本実施例で用いたエッチバック条件を（表２）に示す。
傾斜角によるＷプラグ１４ｃのエッチバックによる掘れ
下がり量を見積った例を示してある。例えば０.６μｍ
径のコンタクト孔を埋め込む場合、チップ内で下地の傾
斜角が最大４５゜であったとしたら、Ｗプラグ１４ｃの
掘れ下がり量は０.３５μｍとなる。この図からわかる
ように、下地の傾斜角大きくなればなるほどＷプラグ１
４ｃの掘れ下がり量は増加する。またＷプラグ１４ｃの
掘れ下がり量はどのコンタクト孔でも同じである。なお
本実施例で用いたエッチバック条件を（表２）に示す。
【００１０】
【表２】
【００１１】その後図４に示すように、Ａｌ配線層１６
の形成を行う。このときｉｎ−ｓｉｔｕでＡｒ逆スパッ
タエッチをおこなうことにより、Ｗプラグ１４ｃ上の自
然酸化膜を除去したのち、Ａｌ膜をスパッタ法で堆積す
るとよい。またＡｌ配線の代わりに、Ｗ配線などを用い
てもよい。その後、シンタ−を行う。
の形成を行う。このときｉｎ−ｓｉｔｕでＡｒ逆スパッ
タエッチをおこなうことにより、Ｗプラグ１４ｃ上の自
然酸化膜を除去したのち、Ａｌ膜をスパッタ法で堆積す
るとよい。またＡｌ配線の代わりに、Ｗ配線などを用い
てもよい。その後、シンタ−を行う。
【００１２】
【発明が解決しようとする課題】半導体装置の高集積化
及び微細化が進むに従い、コンタクト孔の径の微細化が
進んできている。そのためＷエッチバック時のオーバー
エッチングによるコンタクト部でのＷプラグ１４ｃの掘
れ下がった部分のアスペクト比Ｒ／ｄが高くなり、その
上のＡｌ配線層１６のカバレージが低下し、信頼性が悪
化するという問題があった。またコンタクト孔のアスペ
クト比の増加に伴い、ＣＶＤ−Ｗ膜のカバレージ低下が
生じ、コンタクト内のＷプラグにおいてボイドやシーム
が発生するという問題があった。
及び微細化が進むに従い、コンタクト孔の径の微細化が
進んできている。そのためＷエッチバック時のオーバー
エッチングによるコンタクト部でのＷプラグ１４ｃの掘
れ下がった部分のアスペクト比Ｒ／ｄが高くなり、その
上のＡｌ配線層１６のカバレージが低下し、信頼性が悪
化するという問題があった。またコンタクト孔のアスペ
クト比の増加に伴い、ＣＶＤ−Ｗ膜のカバレージ低下が
生じ、コンタクト内のＷプラグにおいてボイドやシーム
が発生するという問題があった。
【００１３】本発明は、かかる点に鑑み、下地の傾斜角
θが大きく、オーバーエッチングが増えても、コンタク
ト孔内のＷプラグの掘れ下がりをなくし、コンタクト孔
を完全に埋め込み、その上のＡｌ配線層のカバレージを
十分確保し、Ａｌ配線層の信頼性を良くすると共に、コ
ンタクト孔内のＷプラグにおけるボイドやシームをなく
すための半導体装置の製造方法を提供することを目的と
する。
θが大きく、オーバーエッチングが増えても、コンタク
ト孔内のＷプラグの掘れ下がりをなくし、コンタクト孔
を完全に埋め込み、その上のＡｌ配線層のカバレージを
十分確保し、Ａｌ配線層の信頼性を良くすると共に、コ
ンタクト孔内のＷプラグにおけるボイドやシームをなく
すための半導体装置の製造方法を提供することを目的と
する。
【００１４】
【課題を解決するための手段】本発明は半導体基板上に
形成された層間絶縁膜上、及びコンタクト孔の内壁及び
底部全面にバリア層を形成し、前記バリア層上全面に第
１導電膜を全面ＣＶＤ法により成膜し、前記コンタクト
孔を埋め込む工程と、前記第１導電膜及び前記バリア層
を全面エッチバックし、前記層間絶縁膜上の前記第１導
電膜及び前記バリア層を除去し、前記コンタクト孔内に
のみ前記第１導電膜及び前記バリア層を残置させる工程
と、その後選択ＣＶＤ法により前記コンタクト孔内に残
置した前記第１導電膜及び前記バリア層上にのみ選択的
に第２導電膜を成膜し、その上部に配線層を形成する工
程を備えた半導体装置の製造方法である。
形成された層間絶縁膜上、及びコンタクト孔の内壁及び
底部全面にバリア層を形成し、前記バリア層上全面に第
１導電膜を全面ＣＶＤ法により成膜し、前記コンタクト
孔を埋め込む工程と、前記第１導電膜及び前記バリア層
を全面エッチバックし、前記層間絶縁膜上の前記第１導
電膜及び前記バリア層を除去し、前記コンタクト孔内に
のみ前記第１導電膜及び前記バリア層を残置させる工程
と、その後選択ＣＶＤ法により前記コンタクト孔内に残
置した前記第１導電膜及び前記バリア層上にのみ選択的
に第２導電膜を成膜し、その上部に配線層を形成する工
程を備えた半導体装置の製造方法である。
【００１５】また前記第１導電膜はブランケットＷ−Ｃ
ＶＤ法により形成した第１Ｗ膜であり、前記第２導電膜
は選択Ｗ−ＣＶＤ法により形成した第２Ｗ膜であること
を特徴としている。
ＶＤ法により形成した第１Ｗ膜であり、前記第２導電膜
は選択Ｗ−ＣＶＤ法により形成した第２Ｗ膜であること
を特徴としている。
【００１６】
【作用】本発明の半導体装置の製造方法は、ブランケッ
トＷ−ＣＶＤ法により、全面に堆積したＷ膜を、全面エ
ッチバックし、コンタクト孔内に第１のＷプラグを形成
し、前記Ｗエッチバックの際に、傾斜部でのＷ膜を除去
するためのオーバーエッチングによりコンタクト孔内の
掘れ下がった分の膜厚を、選択Ｗ−ＣＶＤ法によりコン
タクト孔内だけに選択的に堆積することにより、コンタ
クト孔を完全に埋め込み、その上部に形成するＡｌ配線
層のカバレージを向上させ、コンタクト及びＡｌ配線層
の信頼性を良くすると共に、第１のＷプラグに形成され
たボイドやシームを埋め込み無くすことができる。
トＷ−ＣＶＤ法により、全面に堆積したＷ膜を、全面エ
ッチバックし、コンタクト孔内に第１のＷプラグを形成
し、前記Ｗエッチバックの際に、傾斜部でのＷ膜を除去
するためのオーバーエッチングによりコンタクト孔内の
掘れ下がった分の膜厚を、選択Ｗ−ＣＶＤ法によりコン
タクト孔内だけに選択的に堆積することにより、コンタ
クト孔を完全に埋め込み、その上部に形成するＡｌ配線
層のカバレージを向上させ、コンタクト及びＡｌ配線層
の信頼性を良くすると共に、第１のＷプラグに形成され
たボイドやシームを埋め込み無くすことができる。
【００１７】
【実施例】図１は本発明の一実施例における半導体集積
回路装置のＭＯＳＬＳＩの断面図を示すものである。図
１において、ｎチャネルＭＯＳトランジスタは、ｐ型Ｓ
ｉ基板１上に形成されたソ−ス領域（ｎ+）７、ドレイ
ン領域（ｎ+）８、ゲ−ト酸化膜３、ゲ−ト電極４、上
部絶縁膜５、酸化膜のサイドウォ−ル６、及びフィール
ド酸化膜２から形成される。
回路装置のＭＯＳＬＳＩの断面図を示すものである。図
１において、ｎチャネルＭＯＳトランジスタは、ｐ型Ｓ
ｉ基板１上に形成されたソ−ス領域（ｎ+）７、ドレイ
ン領域（ｎ+）８、ゲ−ト酸化膜３、ゲ−ト電極４、上
部絶縁膜５、酸化膜のサイドウォ−ル６、及びフィール
ド酸化膜２から形成される。
【００１８】上述の各トランジスタの上にはノンド−プ
の酸化膜１０、層間絶縁膜１１と、前記ソース領域７、
及びドレイン領域８上に形成されたＡｌ配線層１６とを
接続するためのコンタクト孔が形成され、前記コンタク
ト孔はバリア層１３,第１のＷのプラグ１４ａ及び第２
のＷプラグ１５によって埋め込まれ、その上にＡｌ配線
層１６が形成されている。
の酸化膜１０、層間絶縁膜１１と、前記ソース領域７、
及びドレイン領域８上に形成されたＡｌ配線層１６とを
接続するためのコンタクト孔が形成され、前記コンタク
ト孔はバリア層１３,第１のＷのプラグ１４ａ及び第２
のＷプラグ１５によって埋め込まれ、その上にＡｌ配線
層１６が形成されている。
【００１９】図２は図１に至るまでの製造工程を示した
断面図である。以下、本実施例のＭＯＳＬＳＩの製造方
法を説明する。
断面図である。以下、本実施例のＭＯＳＬＳＩの製造方
法を説明する。
【００２０】図２(a)に示す様に、例えばＰ型（１０
０）Ｓｉ基板１上に、例えばＬＯＣＯＳ法により素子分
離領域であるフィールド酸化膜２を形成し、ゲート酸化
膜３を形成した後、ゲート電極材料４を堆積し、その上
に上部絶縁膜５を堆積し、フォトリソグラフィ工程によ
りパターニングを行い、ドライエッチングによりゲート
電極４を形成する。ゲート電極４は、例えばｎ型不純物
（Ｐ或はＡｓ）を含有した多結晶Ｓｉ膜で構成される。
またはｐ型不純物（Ｂ）を含有した多結晶Ｓｉ膜、高融
点金属、高融点金属のシリサイド、或は高融点金属のポ
リサイドであってもよい。上部絶縁膜５は、例えばＣＶ
Ｄ法によるＳｉＯ2膜で形成される。
０）Ｓｉ基板１上に、例えばＬＯＣＯＳ法により素子分
離領域であるフィールド酸化膜２を形成し、ゲート酸化
膜３を形成した後、ゲート電極材料４を堆積し、その上
に上部絶縁膜５を堆積し、フォトリソグラフィ工程によ
りパターニングを行い、ドライエッチングによりゲート
電極４を形成する。ゲート電極４は、例えばｎ型不純物
（Ｐ或はＡｓ）を含有した多結晶Ｓｉ膜で構成される。
またはｐ型不純物（Ｂ）を含有した多結晶Ｓｉ膜、高融
点金属、高融点金属のシリサイド、或は高融点金属のポ
リサイドであってもよい。上部絶縁膜５は、例えばＣＶ
Ｄ法によるＳｉＯ2膜で形成される。
【００２１】その後、ＣＶＤ法によりＳｉＯ2膜を全面
に堆積した後、異方性エッチングによりゲート電極４の
側壁に酸化膜のサイドウォール６を形成する。その後ｎ
チャネルＭＯＳトランジスタ領域のソ−ス７,ドレイン
８形成のためにｎ+不純物（ＰまたはＡｓ）をイオン注
入する。次にノンド−プの酸化膜１０及び層間絶縁膜１
１を堆積する。この際、層間絶縁膜１１は平坦化の容易
なＢＰＳＧ膜を用い、ＣＶＤ法により形成した。
に堆積した後、異方性エッチングによりゲート電極４の
側壁に酸化膜のサイドウォール６を形成する。その後ｎ
チャネルＭＯＳトランジスタ領域のソ−ス７,ドレイン
８形成のためにｎ+不純物（ＰまたはＡｓ）をイオン注
入する。次にノンド−プの酸化膜１０及び層間絶縁膜１
１を堆積する。この際、層間絶縁膜１１は平坦化の容易
なＢＰＳＧ膜を用い、ＣＶＤ法により形成した。
【００２２】その後、約９００℃の熱処理によりソ−ス
領域７,ドレイン領域８の不純物の活性化と、層間絶縁
膜１１の平坦化を同時に行う。その後、フォトリソグラ
フィ工程及びドライエッチング工程によりコンタクト孔
を形成する。
領域７,ドレイン領域８の不純物の活性化と、層間絶縁
膜１１の平坦化を同時に行う。その後、フォトリソグラ
フィ工程及びドライエッチング工程によりコンタクト孔
を形成する。
【００２３】次にウェットエッチングによりコンタクト
孔内のソース７,ドレイン８上の自然酸化膜を除去後、
すぐにバリア層１３をスパッタ法により形成する。この
バリア層はこの後のブランケットＷ−ＣＶＤ法よるＷ膜
体積時の、下地層間絶縁膜１１との密着層と、ソース
７、ドレイン８への侵食防止膜の役割を兼ねており、例
えばＴｉＮ／Ｔｉの積層膜やＴｉＷ、Ｗの単層膜をスパ
ッタ法、あるいはＣＶＤ法により堆積する。その後ブラ
ンケットＷ−ＣＶＤ法によりＷ膜１４ｂを全面に堆積し
コンタクト孔を埋め込む。このとき堆積膜厚ｔはコンタ
クト孔を完全に埋め込むため、図３（ａ）に示す様に、
コンタクト孔の直径ｄに対してＣＶＤ−Ｗ膜１４ｂのカ
バレージαとすると、ｄ／２α以上堆積する必要があ
る。例えば直径が０.６μｍのコンタクト孔であれば、
ＣＶＤ−Ｗ膜１４ｂのカバレージが０.７とすると、少
なくとも０.４３μｍ以上のＷ膜厚が必要である。また
ブランケットＷ−ＣＶＤ法の成膜条件の１例を（表１）
に示す。本実施例ではＳｉＨ4還元とＨ2還元の２ステッ
プで行っているが、ＳｉＨＦ3還元、ＳｉＨ2Ｆ2還元、
ＳｉＨ3Ｆ還元などを用いてもよい。
孔内のソース７,ドレイン８上の自然酸化膜を除去後、
すぐにバリア層１３をスパッタ法により形成する。この
バリア層はこの後のブランケットＷ−ＣＶＤ法よるＷ膜
体積時の、下地層間絶縁膜１１との密着層と、ソース
７、ドレイン８への侵食防止膜の役割を兼ねており、例
えばＴｉＮ／Ｔｉの積層膜やＴｉＷ、Ｗの単層膜をスパ
ッタ法、あるいはＣＶＤ法により堆積する。その後ブラ
ンケットＷ−ＣＶＤ法によりＷ膜１４ｂを全面に堆積し
コンタクト孔を埋め込む。このとき堆積膜厚ｔはコンタ
クト孔を完全に埋め込むため、図３（ａ）に示す様に、
コンタクト孔の直径ｄに対してＣＶＤ−Ｗ膜１４ｂのカ
バレージαとすると、ｄ／２α以上堆積する必要があ
る。例えば直径が０.６μｍのコンタクト孔であれば、
ＣＶＤ−Ｗ膜１４ｂのカバレージが０.７とすると、少
なくとも０.４３μｍ以上のＷ膜厚が必要である。また
ブランケットＷ−ＣＶＤ法の成膜条件の１例を（表１）
に示す。本実施例ではＳｉＨ4還元とＨ2還元の２ステッ
プで行っているが、ＳｉＨＦ3還元、ＳｉＨ2Ｆ2還元、
ＳｉＨ3Ｆ還元などを用いてもよい。
【００２４】その後図２（ｂ）に示すように、Ｗ膜及び
バリア層１３を全面エッチバック法により除去し、コン
タクト孔内にだけＷ膜を残置させ第１のＷプラグ１４ａ
とする。このとき、異方性の強いエッチバックを行う
と、図３（ａ）に示すように、Ｗ堆積膜厚ｔに対し、下
地が傾斜し傾斜角θを有するところでは見かけのエッチ
ング膜厚がｔ／ｃｏｓθと厚くなり、少なくとも膜厚ｔ
（１−１／ｃｏｓθ）分のオーバーエッチングしなけれ
ばならない。そのため図３（ｂ）に示すように、コンタ
クト孔内ではその分のＷ膜が掘れ下がり、その掘れ下が
り量Ｒは少なくともｔ（１−１／ｃｏｓθ）より大きく
なる。
バリア層１３を全面エッチバック法により除去し、コン
タクト孔内にだけＷ膜を残置させ第１のＷプラグ１４ａ
とする。このとき、異方性の強いエッチバックを行う
と、図３（ａ）に示すように、Ｗ堆積膜厚ｔに対し、下
地が傾斜し傾斜角θを有するところでは見かけのエッチ
ング膜厚がｔ／ｃｏｓθと厚くなり、少なくとも膜厚ｔ
（１−１／ｃｏｓθ）分のオーバーエッチングしなけれ
ばならない。そのため図３（ｂ）に示すように、コンタ
クト孔内ではその分のＷ膜が掘れ下がり、その掘れ下が
り量Ｒは少なくともｔ（１−１／ｃｏｓθ）より大きく
なる。
【００２５】図６に埋め込むべきコンタクト径と下地の
傾斜角によるＷプラグ１４ｃのエッチバックによる掘れ
下がり量を見積った例を示してある。例えば０.６μｍ
径のコンタクト孔を埋め込む場合、チップ内で下地の傾
斜角が最大４５゜であったとしたら、Ｗプラグ１４ａの
掘れ下がり量は０.５μｍとなる。この図からわかるよ
うに、下地の傾斜角大きくなればなるほどＷプラグ１４
ａの掘れ下がり量は増加する。またＷプラグ１４ａの掘
れ下がり量はどのコンタクト孔でも同じである。なおエ
ッチバック条件の１例を（表２）に示す。
傾斜角によるＷプラグ１４ｃのエッチバックによる掘れ
下がり量を見積った例を示してある。例えば０.６μｍ
径のコンタクト孔を埋め込む場合、チップ内で下地の傾
斜角が最大４５゜であったとしたら、Ｗプラグ１４ａの
掘れ下がり量は０.５μｍとなる。この図からわかるよ
うに、下地の傾斜角大きくなればなるほどＷプラグ１４
ａの掘れ下がり量は増加する。またＷプラグ１４ａの掘
れ下がり量はどのコンタクト孔でも同じである。なおエ
ッチバック条件の１例を（表２）に示す。
【００２６】その後図２（ｃ）に示す様に、選択Ｗ−Ｃ
ＶＤ法によりコンタクト孔部に選択的にＷ膜を堆積し第
２のＷプラグ１５を形成する。このときＷエッチバック
によるＷプラグ１４ａの掘れ下がり深さはどのコンタク
ト孔でも（コンタクト径が違っていても）同じであるた
め、堆積膜厚はエッチバック時に掘れ下がったＷ膜相当
分を堆積すれば、全てのコンタクト孔を完全に埋め込む
ことができる。本実施例で用いた選択Ｗ−ＣＶＤ法の成
膜条件を（表３）に示す。なお成膜前に選択性を良く
し、第１のＷプラグ上の自然酸化膜除去のために、ＢＣ
ｌ3，Ａｒ，Ｃｌ2などのプラズマ前処理をｉｎーｓｉｔ
ｕで行うとよい。
ＶＤ法によりコンタクト孔部に選択的にＷ膜を堆積し第
２のＷプラグ１５を形成する。このときＷエッチバック
によるＷプラグ１４ａの掘れ下がり深さはどのコンタク
ト孔でも（コンタクト径が違っていても）同じであるた
め、堆積膜厚はエッチバック時に掘れ下がったＷ膜相当
分を堆積すれば、全てのコンタクト孔を完全に埋め込む
ことができる。本実施例で用いた選択Ｗ−ＣＶＤ法の成
膜条件を（表３）に示す。なお成膜前に選択性を良く
し、第１のＷプラグ上の自然酸化膜除去のために、ＢＣ
ｌ3，Ａｒ，Ｃｌ2などのプラズマ前処理をｉｎーｓｉｔ
ｕで行うとよい。
【００２７】
【表３】
【００２８】なお本実施例ではＳｉＨ4還元で行ってい
るが、ＳｉＨＦ3還元、ＳｉＨ2Ｆ2還元、ＳｉＨ3Ｆ還
元、Ｈ2還元などを用いてもよい。その後図１に示すよ
うに、Ａｌ配線層１６の形成を行う。このときｉｎ−ｓ
ｉｔｕでＡｒ逆スパッタエッチをおこなうことにより、
第２のＷプラグ１５上の自然酸化膜を除去したのち、Ａ
ｌ膜をスパッタ法で堆積するとよい。またＡｌ配線の代
わりに、Ｗ配線などを用いてもよい。その後、シンタ−
を行う。
るが、ＳｉＨＦ3還元、ＳｉＨ2Ｆ2還元、ＳｉＨ3Ｆ還
元、Ｈ2還元などを用いてもよい。その後図１に示すよ
うに、Ａｌ配線層１６の形成を行う。このときｉｎ−ｓ
ｉｔｕでＡｒ逆スパッタエッチをおこなうことにより、
第２のＷプラグ１５上の自然酸化膜を除去したのち、Ａ
ｌ膜をスパッタ法で堆積するとよい。またＡｌ配線の代
わりに、Ｗ配線などを用いてもよい。その後、シンタ−
を行う。
【００２９】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、ブランケットＷ−ＣＶＤ法によ
りコンタクト孔を埋め込むために十分な膜厚のＷ膜を全
面に堆積し、前記Ｗ膜をエッチバックしコンタクト孔内
にのみＷ膜を残置させる際に、見かけ上エッチング膜厚
の厚い下地傾斜部のＷ膜を除去するためのオーバーエッ
チング時に生じたコンタクト孔内の掘れ下がりの分を、
選択Ｗ−ＣＶＤ法によりコンタクト孔内だけに選択的に
Ｗ膜を堆積し、コンタクト孔内の掘れ下がりやボイドや
シームを無くし、完全に埋め込むことができる。したが
ってその上部に形成する配線層のカバレージを向上する
ことができ、配線及びコンタクトの信頼性を良くするこ
とができる。またエッチバックで掘れ下がった分を、そ
の後選択的Ｗ−ＣＶＤ法により選択的に十分な膜厚のＷ
膜で埋め込むことができるため、下地傾斜角が大きくて
もコンタクト孔内の掘れ下がりを懸念することなくオー
バーエッチングが十分おこなえる。
置の製造方法によれば、ブランケットＷ−ＣＶＤ法によ
りコンタクト孔を埋め込むために十分な膜厚のＷ膜を全
面に堆積し、前記Ｗ膜をエッチバックしコンタクト孔内
にのみＷ膜を残置させる際に、見かけ上エッチング膜厚
の厚い下地傾斜部のＷ膜を除去するためのオーバーエッ
チング時に生じたコンタクト孔内の掘れ下がりの分を、
選択Ｗ−ＣＶＤ法によりコンタクト孔内だけに選択的に
Ｗ膜を堆積し、コンタクト孔内の掘れ下がりやボイドや
シームを無くし、完全に埋め込むことができる。したが
ってその上部に形成する配線層のカバレージを向上する
ことができ、配線及びコンタクトの信頼性を良くするこ
とができる。またエッチバックで掘れ下がった分を、そ
の後選択的Ｗ−ＣＶＤ法により選択的に十分な膜厚のＷ
膜で埋め込むことができるため、下地傾斜角が大きくて
もコンタクト孔内の掘れ下がりを懸念することなくオー
バーエッチングが十分おこなえる。
【図１】本発明の第１の実施例における半導体装置の断
面図
面図
【図２】（ａ）は同実施例における第１の工程断面図 （ｂ）は同実施例における第２の工程断面図 （ｃ）は同実施例における第３の工程断面図
【図３】（ａ）はブランケットＷ−ＣＶＤ法によるＷ膜
の成膜後の断面図 （ｂ）はＷ膜のエッチバック後における断面図
の成膜後の断面図 （ｂ）はＷ膜のエッチバック後における断面図
【図４】従来方法を用いた場合の半導体装置の断面図
【図５】（ａ）は従来例における第１の工程断面図 （ｂ）は従来例における第２の工程断面図
【図６】Ｗエッチバックによるコンタクト孔内のＷプラ
グの掘り下がり深さと、下地傾斜角及びコンタクト径と
の特性図
グの掘り下がり深さと、下地傾斜角及びコンタクト径と
の特性図
１ Ｓｉ基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ 上部絶縁膜 ６ 酸化膜のサイドウォール ７ ソース ８ ドレイン １０ ノンドープ酸化膜 １１ 層間絶縁膜 １３ バリア層 １４−ａ 第１のＷプラグ １４−ｂ ＣＶＤ−Ｗ膜 １４−ｃ Ｗプラグ １５ 第２のＷプラグ １６ Ａｌ配線層 ｔ 平坦上ＣＶＤ−Ｗ膜厚 Ｔ 側壁部のＣＶＤ−Ｗ膜の膜厚 ｄ コンタクト径 Ｒ コンタクト孔内のＷプラグの掘れ下がり深さ θ 下地傾斜部の角度 α＝Ｔ／ｔ ＣＶＤ−Ｗ膜のカバレージ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 寺井 由佳 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (2)
- 【請求項１】半導体基板上に形成された層間絶縁膜上、
及びコンタクト孔の内壁及び底部全面にバリア層を形成
し、前記バリア層上全面に第１導電膜を全面ＣＶＤ法に
より堆積することにより前記コンタクト孔を埋め込む工
程と、 前記第１導電膜及び前記バリア層を全面エッチバック
し、前記層間絶縁膜上の前記第１導電膜及び前記バリア
層を除去し、前記コンタクト孔内にのみ前記第１導電膜
及び前記バリア層を残置させる工程と、 その後選択ＣＶＤ法により前記コンタクト孔内に残置し
た前記第１導電膜及び前記バリア層上にのみ選択的に第
２導電膜を堆積し、その上部に配線層を形成する工程と
を備えた半導体装置の製造方法。 - 【請求項２】請求項１記載の第１導電膜はブランケット
Ｗ−ＣＶＤ法により形成した第１Ｗ膜であり、第２導電
膜は選択Ｗ−ＣＶＤ法により形成した第２Ｗ膜であるこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4027739A JPH05226280A (ja) | 1992-02-14 | 1992-02-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4027739A JPH05226280A (ja) | 1992-02-14 | 1992-02-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226280A true JPH05226280A (ja) | 1993-09-03 |
Family
ID=12229404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4027739A Pending JPH05226280A (ja) | 1992-02-14 | 1992-02-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226280A (ja) |
Cited By (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5496773A (en) * | 1995-04-28 | 1996-03-05 | Micron Technology, Inc. | Semiconductor processing method of providing an electrically conductive interconnecting plug between an elevationally inner electrically conductive node and an elevationally outer electrically conductive node |
| KR100400037B1 (ko) * | 2001-02-22 | 2003-09-29 | 삼성전자주식회사 | 콘택 플러그를 구비하는 반도체 소자 및 그의 제조 방법 |
| US6740564B2 (en) | 2001-11-27 | 2004-05-25 | Renesas Technology Corp. | Method for manufacturing a semiconductor device |
| KR100606917B1 (ko) * | 2004-12-30 | 2006-08-01 | 동부일렉트로닉스 주식회사 | 콘택 플러그 형성 방법 |
| CN104272441A (zh) * | 2012-03-27 | 2015-01-07 | 诺发系统公司 | 钨特征填充 |
| US9748137B2 (en) | 2014-08-21 | 2017-08-29 | Lam Research Corporation | Method for void-free cobalt gap fill |
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| US9972504B2 (en) | 2015-08-07 | 2018-05-15 | Lam Research Corporation | Atomic layer etching of tungsten for enhanced tungsten deposition fill |
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| US12237221B2 (en) | 2019-05-22 | 2025-02-25 | Lam Research Corporation | Nucleation-free tungsten deposition |
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| US12444651B2 (en) | 2009-08-04 | 2025-10-14 | Novellus Systems, Inc. | Tungsten feature fill with nucleation inhibition |
-
1992
- 1992-02-14 JP JP4027739A patent/JPH05226280A/ja active Pending
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