JPH05226364A - Ｍｉｓ型電界効果トランジスタの製造方法 - Google Patents
Ｍｉｓ型電界効果トランジスタの製造方法Info
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- JPH05226364A JPH05226364A JP4027750A JP2775092A JPH05226364A JP H05226364 A JPH05226364 A JP H05226364A JP 4027750 A JP4027750 A JP 4027750A JP 2775092 A JP2775092 A JP 2775092A JP H05226364 A JPH05226364 A JP H05226364A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＭＩＳ型電界効果トランジスタの製造方法に
関し、極めて簡単な手段に依り、高融点金属シリサイド
からなるソース領域とシリコンからなるソース領域及び
高融点金属シリサイドからなるドレイン領域とシリコン
からなるドレイン領域に於ける各コンタクト抵抗を安定
化し、寄生抵抗が小さくなるようにする。 【構成】 ｐ−シリコン活性層２２上にゲート電極２４
Ｇを形成してからその側面にサイド・ウォール状絶縁膜
２７を形成し、サイド・ウォール状絶縁膜２７の両側に
表出されているｐ−シリコン活性層２２をＴｉＳｉ2 か
らなるソース領域２８Ｓ及びドレイン領域２８Ｄに変換
し、サイド・ウォール状絶縁膜２７を除去してゲート電
極２４ＧとＴｉＳｉ2 からなるソース領域２８Ｓ及びド
レイン領域２８Ｄとの間に不純物を導入してｎ- −ソー
ス領域２９Ｓ及びｎ- −ドレイン領域２９Ｄを形成す
る。
関し、極めて簡単な手段に依り、高融点金属シリサイド
からなるソース領域とシリコンからなるソース領域及び
高融点金属シリサイドからなるドレイン領域とシリコン
からなるドレイン領域に於ける各コンタクト抵抗を安定
化し、寄生抵抗が小さくなるようにする。 【構成】 ｐ−シリコン活性層２２上にゲート電極２４
Ｇを形成してからその側面にサイド・ウォール状絶縁膜
２７を形成し、サイド・ウォール状絶縁膜２７の両側に
表出されているｐ−シリコン活性層２２をＴｉＳｉ2 か
らなるソース領域２８Ｓ及びドレイン領域２８Ｄに変換
し、サイド・ウォール状絶縁膜２７を除去してゲート電
極２４ＧとＴｉＳｉ2 からなるソース領域２８Ｓ及びド
レイン領域２８Ｄとの間に不純物を導入してｎ- −ソー
ス領域２９Ｓ及びｎ- −ドレイン領域２９Ｄを形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜ＳＯＩ（ｓｉｌｉ
ｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）にＭＩＳ（ｍｅｔ
ａｌ ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型電界効果トランジスタを作り込むのに好適なＭＩ
Ｓ型電界効果トランジスタの製造方法に関する。
ｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）にＭＩＳ（ｍｅｔ
ａｌ ｉｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型電界効果トランジスタを作り込むのに好適なＭＩ
Ｓ型電界効果トランジスタの製造方法に関する。
【０００２】現在、半導体装置の高性能化は、トランジ
スタを微細化することで得られたトランジスタ単体性能
の向上に依るところが大きいが、そのような手段を採っ
て性能を向上させることについては限界が見えてきた。
然しながら、薄膜ＳＯＩを利用するＭＩＳ型電界効果ト
ランジスタに依ると、その限界を越えられる可能性があ
り、従って、その研究・開発が必要である。
スタを微細化することで得られたトランジスタ単体性能
の向上に依るところが大きいが、そのような手段を採っ
て性能を向上させることについては限界が見えてきた。
然しながら、薄膜ＳＯＩを利用するＭＩＳ型電界効果ト
ランジスタに依ると、その限界を越えられる可能性があ
り、従って、その研究・開発が必要である。
【０００３】
【従来の技術】一般に、薄膜ＳＯＩを用いたＭＩＳ型電
界効果トランジスタは、バルクに形成したＭＩＳ型電界
効果トランジスタに比較し、しきい値電圧Ｖthの低下や
パンチ・スルー発生など、所謂、短チャネル効果が少な
く、チャネル垂直電界の緩和に依る電界効果移動度の増
大やピンチ・オフ電圧が上昇することでドレイン電流が
増大し、また、完全な素子分離が可能であるからＣＭＯ
Ｓ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉ
ｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）に於けるラッチ・
アップ現象を防ぐことも可能であり、高集積化するのに
好適である旨の利点がある。
界効果トランジスタは、バルクに形成したＭＩＳ型電界
効果トランジスタに比較し、しきい値電圧Ｖthの低下や
パンチ・スルー発生など、所謂、短チャネル効果が少な
く、チャネル垂直電界の緩和に依る電界効果移動度の増
大やピンチ・オフ電圧が上昇することでドレイン電流が
増大し、また、完全な素子分離が可能であるからＣＭＯ
Ｓ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉ
ｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）に於けるラッチ・
アップ現象を防ぐことも可能であり、高集積化するのに
好適である旨の利点がある。
【０００４】然しながら、薄膜ＳＯＩを用いたＭＩＳ型
電界効果トランジスタには、薄膜にしたことに起因する
ソース及びドレインの拡散層抵抗増大の問題がある。こ
の問題を解消するには、ソース及びドレインを高融点金
属シリサイドで形成することが有効である。
電界効果トランジスタには、薄膜にしたことに起因する
ソース及びドレインの拡散層抵抗増大の問題がある。こ
の問題を解消するには、ソース及びドレインを高融点金
属シリサイドで形成することが有効である。
【０００５】図９は薄膜ＳＯＩを用いたＭＩＳ型電界効
果トランジスタに於けるソース並びにドレインに高融点
金属シリサイドを用いた従来例を説明する為の要部切断
側面図を表している。
果トランジスタに於けるソース並びにドレインに高融点
金属シリサイドを用いた従来例を説明する為の要部切断
側面図を表している。
【０００６】図に於いて、１はＳｉＯ2 からなる絶縁
層、２は薄膜化されたシリコン半導体基板である活性
層、３はＳｉＯ2 からなるゲート絶縁膜、４は多結晶シ
リコンからなるゲート電極、５はＳｉＯ2 からなる絶縁
膜、６はＬＤＤ（ｌｉｇｈｔｌｙｄｏｐｅｄ ｄｒａｉ
ｎ）構成のｎ- −ソース領域、７はＬＤＤ構成のｎ- ド
レイン領域、８はＳｉＯ2 からなるサイド・ウォール状
絶縁膜、９はＴｉＳｉ2からなるソース領域、１０はＴ
ｉＳｉ2 からなるドレイン領域、１１はＢＰＳＧ（ｂｏ
ｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）か
らなる絶縁膜、１２はＡｌからなるソース電極、１３は
Ａｌからなるドレイン電極をそれぞれ示している。
層、２は薄膜化されたシリコン半導体基板である活性
層、３はＳｉＯ2 からなるゲート絶縁膜、４は多結晶シ
リコンからなるゲート電極、５はＳｉＯ2 からなる絶縁
膜、６はＬＤＤ（ｌｉｇｈｔｌｙｄｏｐｅｄ ｄｒａｉ
ｎ）構成のｎ- −ソース領域、７はＬＤＤ構成のｎ- ド
レイン領域、８はＳｉＯ2 からなるサイド・ウォール状
絶縁膜、９はＴｉＳｉ2からなるソース領域、１０はＴ
ｉＳｉ2 からなるドレイン領域、１１はＢＰＳＧ（ｂｏ
ｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）か
らなる絶縁膜、１２はＡｌからなるソース電極、１３は
Ａｌからなるドレイン電極をそれぞれ示している。
【０００７】図示の薄膜ＳＯＩを用いたＭＩＳ型電界効
果トランジスタは、ソース領域９及びドレイン領域１０
がＴｉＳｉ2 で構成されていることから、それ等を不純
物拡散層で構成したものに比較し、ソース抵抗及びドレ
イン抵抗は低くなっている。
果トランジスタは、ソース領域９及びドレイン領域１０
がＴｉＳｉ2 で構成されていることから、それ等を不純
物拡散層で構成したものに比較し、ソース抵抗及びドレ
イン抵抗は低くなっている。
【０００８】
【発明が解決しようとする課題】図９について説明した
薄膜ＳＯＩを用いたＭＩＳ型電界効果トランジスタに於
いては、ソース領域９及びドレイン領域１０自体の抵抗
は低くなるのであるが、ｎ- ソース領域６とソース領域
９、或いは、ｎ- ドレイン領域７とドレイン領域１０と
のコンタクト抵抗の影響が問題となりつつある。特に、
高融点金属とシリコンとを反応させてシリサイド化する
為の熱処理を行う際、シリコン中の不純物がシリサイド
中に拡散する為、コンタクト抵抗が上昇する旨の問題が
発生している。
薄膜ＳＯＩを用いたＭＩＳ型電界効果トランジスタに於
いては、ソース領域９及びドレイン領域１０自体の抵抗
は低くなるのであるが、ｎ- ソース領域６とソース領域
９、或いは、ｎ- ドレイン領域７とドレイン領域１０と
のコンタクト抵抗の影響が問題となりつつある。特に、
高融点金属とシリコンとを反応させてシリサイド化する
為の熱処理を行う際、シリコン中の不純物がシリサイド
中に拡散する為、コンタクト抵抗が上昇する旨の問題が
発生している。
【０００９】本発明は、薄膜ＳＯＩを用いて構成され、
高融点金属シリサイドからなるソース領域及びドレイン
領域をもったＭＩＳ型電界効果トランジスタに於いて、
極めて簡単な手段を採ることで、高融点金属シリサイド
からなるソース領域とシリコンからなるソース領域、或
いは、高融点金属シリコンからなるドレイン領域とシリ
コンからなるドレイン領域に於ける各コンタクト抵抗を
安定化し、それぞれ寄生抵抗が小さくなるようにする。
高融点金属シリサイドからなるソース領域及びドレイン
領域をもったＭＩＳ型電界効果トランジスタに於いて、
極めて簡単な手段を採ることで、高融点金属シリサイド
からなるソース領域とシリコンからなるソース領域、或
いは、高融点金属シリコンからなるドレイン領域とシリ
コンからなるドレイン領域に於ける各コンタクト抵抗を
安定化し、それぞれ寄生抵抗が小さくなるようにする。
【００１０】
【課題を解決するための手段】本発明では、高融点金属
シリサイドからなるソース領域及びドレイン領域を形成
した後にＬＤＤ構成のソース領域及びドレイン領域を形
成することが基本になっている。この為には、製造工程
が若干複雑になるが、寄生抵抗低減の効果からすれば、
そのような手間の増大は問題にならず、しかも、それに
依って製造歩留りが低下することはない。
シリサイドからなるソース領域及びドレイン領域を形成
した後にＬＤＤ構成のソース領域及びドレイン領域を形
成することが基本になっている。この為には、製造工程
が若干複雑になるが、寄生抵抗低減の効果からすれば、
そのような手間の増大は問題にならず、しかも、それに
依って製造歩留りが低下することはない。
【００１１】このようなことから、本発明に依るＭＩＳ
型電界効果トランジスタの製造方法に於いては、
型電界効果トランジスタの製造方法に於いては、
【００１２】（１）薄膜ＳＯＩに於けるシリコンからな
る活性層（例えばｐ−シリコン活性層２２）上にゲート
電極（例えばゲート電極２４Ｇ）を形成してからその側
面にサイド・ウォール状絶縁膜（例えばサイド・ウォー
ル状絶縁膜２７）を形成する工程と、次いで、該サイド
・ウォール状絶縁膜の両側に表出されているシリコンか
らなる活性層を高融点金属シリサイドからなるソース領
域（例えばＴｉＳｉ2 からなるソース領域２８Ｓ）及び
ドレイン領域（例えばＴｉＳｉ2 からなるドレイン領域
２８Ｄ）に変換する工程と、次いで、該サイド・ウォー
ル状絶縁膜を除去して該ゲート電極と該高融点金属シリ
サイドからなるソース領域及びドレイン領域との間に不
純物を導入してＬＤＤ構成のソース領域（例えばｎ- ソ
ース領域２９Ｓ）及びドレイン領域（例えばｎ- ドレイ
ン領域２９Ｄ）を形成する工程とが含まれてなることを
特徴とするか、或いは、
る活性層（例えばｐ−シリコン活性層２２）上にゲート
電極（例えばゲート電極２４Ｇ）を形成してからその側
面にサイド・ウォール状絶縁膜（例えばサイド・ウォー
ル状絶縁膜２７）を形成する工程と、次いで、該サイド
・ウォール状絶縁膜の両側に表出されているシリコンか
らなる活性層を高融点金属シリサイドからなるソース領
域（例えばＴｉＳｉ2 からなるソース領域２８Ｓ）及び
ドレイン領域（例えばＴｉＳｉ2 からなるドレイン領域
２８Ｄ）に変換する工程と、次いで、該サイド・ウォー
ル状絶縁膜を除去して該ゲート電極と該高融点金属シリ
サイドからなるソース領域及びドレイン領域との間に不
純物を導入してＬＤＤ構成のソース領域（例えばｎ- ソ
ース領域２９Ｓ）及びドレイン領域（例えばｎ- ドレイ
ン領域２９Ｄ）を形成する工程とが含まれてなることを
特徴とするか、或いは、
【００１３】（２）前記（１）に於いて、高融点金属シ
リサイドからなるソース領域及びドレイン領域を生成さ
せるべきシリコンからなる活性層の部分に予め高濃度の
不純物を導入する工程が含まれてなることを特徴とする
か、或いは、
リサイドからなるソース領域及びドレイン領域を生成さ
せるべきシリコンからなる活性層の部分に予め高濃度の
不純物を導入する工程が含まれてなることを特徴とする
か、或いは、
【００１４】（３）前記（１）或いは（２）に於いて、
サイド・ウォール状絶縁膜を除去してゲート電極と高融
点金属シリサイドからなるソース領域及びドレイン領域
との間に導入する不純物の濃度がＬＤＤ構成のソース領
域及びドレイン領域を形成する場合の不純物の濃度に比
較して充分に高いことを特徴とする。
サイド・ウォール状絶縁膜を除去してゲート電極と高融
点金属シリサイドからなるソース領域及びドレイン領域
との間に導入する不純物の濃度がＬＤＤ構成のソース領
域及びドレイン領域を形成する場合の不純物の濃度に比
較して充分に高いことを特徴とする。
【００１５】
【作用】前記手段を採ると、シリコンからなる活性層に
不純物を導入して形成されるソース領域とドレイン領域
とは、高融点金属とシリコンとを反応させて生成される
高融点金属シリサイドからなるソース領域とドレイン領
域が形成された後で形成されるものであるから、高融点
金属とシリコンとを反応させる際に高融点金属シリサイ
ド中に不純物が取り込まれる虞はなく、従って、シリコ
ンからなる活性層に形成されたソース領域及び高融点金
属シリサイドからなるソース領域のコンタクト抵抗、並
びに、シリコンからなる活性層に形成されたドレイン領
域及び高融点金属シリサイドからなるドレイン領域のコ
ンタクト抵抗を低下させることができる。
不純物を導入して形成されるソース領域とドレイン領域
とは、高融点金属とシリコンとを反応させて生成される
高融点金属シリサイドからなるソース領域とドレイン領
域が形成された後で形成されるものであるから、高融点
金属とシリコンとを反応させる際に高融点金属シリサイ
ド中に不純物が取り込まれる虞はなく、従って、シリコ
ンからなる活性層に形成されたソース領域及び高融点金
属シリサイドからなるソース領域のコンタクト抵抗、並
びに、シリコンからなる活性層に形成されたドレイン領
域及び高融点金属シリサイドからなるドレイン領域のコ
ンタクト抵抗を低下させることができる。
【００１６】
【実施例】図１乃至図８は本発明一実施例を解説する為
の工程要所に於けるＭＩＳ型電界効果トランジスタの要
部切断側面図を表し、以下、これ等の図を参照しつつ説
明する。尚、本発明で用いる薄膜ＳＯＩは従来から多用
されている通常の技術で作成されたものでよいから、そ
の製造工程の説明は省略する。また、各図では、シリコ
ン半導体基板を薄膜化し、且つ、一素子分ずつ分離され
た活性層２２の下地であるＳｉＯ2 からなる絶縁層２１
から上の部分を表すようにしてある。
の工程要所に於けるＭＩＳ型電界効果トランジスタの要
部切断側面図を表し、以下、これ等の図を参照しつつ説
明する。尚、本発明で用いる薄膜ＳＯＩは従来から多用
されている通常の技術で作成されたものでよいから、そ
の製造工程の説明は省略する。また、各図では、シリコ
ン半導体基板を薄膜化し、且つ、一素子分ずつ分離され
た活性層２２の下地であるＳｉＯ2 からなる絶縁層２１
から上の部分を表すようにしてある。
【００１７】図１参照 １−（１） 熱酸化法を適用することに依り、ｐ−シリコン活性層２
２を覆う厚さ例えば１０〔ｎｍ〕乃至２０〔ｎｍ〕のＳ
ｉＯ2 からなるゲート絶縁膜２３を形成する。
２を覆う厚さ例えば１０〔ｎｍ〕乃至２０〔ｎｍ〕のＳ
ｉＯ2 からなるゲート絶縁膜２３を形成する。
【００１８】１−（２） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、全
面に厚さが例えば２００〔ｎｍ〕乃至３００〔ｎｍ〕の
多結晶シリコン層２４を形成する。 １−（３） 同じくＣＶＤ法を適用することに依り、全面に厚さが例
えば５０〔ｎｍ〕乃至１００〔ｎｍ〕のＳｉＯ2 からな
る絶縁膜２５を形成する。
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、全
面に厚さが例えば２００〔ｎｍ〕乃至３００〔ｎｍ〕の
多結晶シリコン層２４を形成する。 １−（３） 同じくＣＶＤ法を適用することに依り、全面に厚さが例
えば５０〔ｎｍ〕乃至１００〔ｎｍ〕のＳｉＯ2 からな
る絶縁膜２５を形成する。
【００１９】図２参照 ２−（１） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチング・ガスをＣＦ4 ＋Ｈ2 とする反応性イオン・
エッチング（ｒｅａｃｔｉｖｅ ｉｏｎｅｔｃｈｉｎ
ｇ：ＲＩＥ）法を適用することに依り、絶縁膜２５をゲ
ート・パターンにパターニングする。 ２−（２） 引き続いて、エッチング・ガスをＣｌ系ガスとするＲＩ
Ｅ法を適用することに依り、多結晶シリコン層２４のパ
ターニングを行ってゲート電極２４Ｇを形成する。
エッチング・ガスをＣＦ4 ＋Ｈ2 とする反応性イオン・
エッチング（ｒｅａｃｔｉｖｅ ｉｏｎｅｔｃｈｉｎ
ｇ：ＲＩＥ）法を適用することに依り、絶縁膜２５をゲ
ート・パターンにパターニングする。 ２−（２） 引き続いて、エッチング・ガスをＣｌ系ガスとするＲＩ
Ｅ法を適用することに依り、多結晶シリコン層２４のパ
ターニングを行ってゲート電極２４Ｇを形成する。
【００２０】２−（３） 前記工程２−（２）を経ると、ゲート絶縁膜２３に覆わ
れているｐ−シリコン活性層２２のエッジには、多結晶
シリコン層２４の一部がサイド・ウォール状に残留する
ので、これを除去することが必要である。そこで、リソ
グラフィ技術に於けるレジスト・プロセスを適用するこ
とに依り、前記サイド・ウォール状の多結晶シリコン層
２４のみを露出させた保護膜を形成する。 ２−（４） エッチング・ガスをＣｌとするＲＩＥ法を適用すること
に依り、ゲート絶縁膜２３に覆われた活性層２２の側面
にサイド・ウォール状に残っている多結晶シリコン層２
４を等方性エッチングして除去する。
れているｐ−シリコン活性層２２のエッジには、多結晶
シリコン層２４の一部がサイド・ウォール状に残留する
ので、これを除去することが必要である。そこで、リソ
グラフィ技術に於けるレジスト・プロセスを適用するこ
とに依り、前記サイド・ウォール状の多結晶シリコン層
２４のみを露出させた保護膜を形成する。 ２−（４） エッチング・ガスをＣｌとするＲＩＥ法を適用すること
に依り、ゲート絶縁膜２３に覆われた活性層２２の側面
にサイド・ウォール状に残っている多結晶シリコン層２
４を等方性エッチングして除去する。
【００２１】図３参照 ３−（１） 前記工程２−（３）で形成した保護膜を除去してから、
ＣＶＤ法を適用することに依り、全面に厚さが例えば１
０〔ｎｍ〕乃至３０〔ｎｍ〕のＳｉ3 Ｎ4からなる絶縁
膜２６を形成する。 ３−（２） 同じくＣＶＤ法を適用することに依り、全面に厚さが例
えば１００〔ｎｍ〕乃至２００〔ｎｍ〕のＳｉＯ2 から
なる絶縁膜２７を形成する。
ＣＶＤ法を適用することに依り、全面に厚さが例えば１
０〔ｎｍ〕乃至３０〔ｎｍ〕のＳｉ3 Ｎ4からなる絶縁
膜２６を形成する。 ３−（２） 同じくＣＶＤ法を適用することに依り、全面に厚さが例
えば１００〔ｎｍ〕乃至２００〔ｎｍ〕のＳｉＯ2 から
なる絶縁膜２７を形成する。
【００２２】図４参照 ４−（１） エッチング・ガスをＣＦ4 ＋Ｈ2 とするＲＩＥ法を適用
することに依り、絶縁膜２７及び絶縁膜２６の異方性エ
ッチングを行う。尚、このエッチングは、活性層２２の
表面が露出された時点で停止させる。この工程を経る
と、絶縁膜２７及び絶縁膜２６は、ゲート電極２４Ｇと
絶縁膜２５との側面及び活性層２２の側面にサイド・ウ
ォール状になって残るが、これを取り去る必要はない。
することに依り、絶縁膜２７及び絶縁膜２６の異方性エ
ッチングを行う。尚、このエッチングは、活性層２２の
表面が露出された時点で停止させる。この工程を経る
と、絶縁膜２７及び絶縁膜２６は、ゲート電極２４Ｇと
絶縁膜２５との側面及び活性層２２の側面にサイド・ウ
ォール状になって残るが、これを取り去る必要はない。
【００２３】図５参照 ５−（１） スパッタリング法を適用することに依り、全面に厚さが
例えば３０〔ｎｍ〕乃至１００〔ｎｍ〕のＴｉ膜２８を
形成する。尚、Ｔｉ膜２８を形成する前に、必要に応
じ、ゲート電極２４Ｇの側面を覆うサイド・ウォール状
の絶縁膜２７の両側に表出されている活性層２２に対し
て、例えばイオン注入法を適用し、ｎ型不純物イオンを
打ち込んで高濃度のｎ型、即ち、ｎ+ にしても良い。
例えば３０〔ｎｍ〕乃至１００〔ｎｍ〕のＴｉ膜２８を
形成する。尚、Ｔｉ膜２８を形成する前に、必要に応
じ、ゲート電極２４Ｇの側面を覆うサイド・ウォール状
の絶縁膜２７の両側に表出されている活性層２２に対し
て、例えばイオン注入法を適用し、ｎ型不純物イオンを
打ち込んで高濃度のｎ型、即ち、ｎ+ にしても良い。
【００２４】図６参照 ６−（１） ＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌ）
法を適用することに依って、温度を６５０〔℃〕、時間
を６０〔秒〕とする熱処理を行い、Ｔｉ膜２８と下地の
シリコンからなる活性層２２と反応させてＴｉＳｉ2 を
生成させる。 ６−（２） 例えばアンモニア（ＮＨ3 ）などのアルカリ溶液中に浸
漬し、ＴｉＳｉ2 化されなかったＴｉ膜２８を除去す
る。これに依って、ＴｉＳｉ2 からなるソース領域２８
Ｓ及びドレイン領域２８Ｄが形成される。
法を適用することに依って、温度を６５０〔℃〕、時間
を６０〔秒〕とする熱処理を行い、Ｔｉ膜２８と下地の
シリコンからなる活性層２２と反応させてＴｉＳｉ2 を
生成させる。 ６−（２） 例えばアンモニア（ＮＨ3 ）などのアルカリ溶液中に浸
漬し、ＴｉＳｉ2 化されなかったＴｉ膜２８を除去す
る。これに依って、ＴｉＳｉ2 からなるソース領域２８
Ｓ及びドレイン領域２８Ｄが形成される。
【００２５】図７参照 ７−（１） ＣＦ4 プラズマのダウン・フローを利用した処理を行っ
てサイド・ウォール状の絶縁膜２７を除去する。尚、こ
の際、同時にゲート電極２４Ｇ上に在る絶縁膜２５も除
去されてしまう。サイド・ウォール状の絶縁膜２７を除
去するには、前記手段の他、例えば、エッチャントをＨ
Ｆとするウエット・エッチング法を適用することもでき
る。
てサイド・ウォール状の絶縁膜２７を除去する。尚、こ
の際、同時にゲート電極２４Ｇ上に在る絶縁膜２５も除
去されてしまう。サイド・ウォール状の絶縁膜２７を除
去するには、前記手段の他、例えば、エッチャントをＨ
Ｆとするウエット・エッチング法を適用することもでき
る。
【００２６】７−（２） イオン注入法を適用することに依り、ドーズ量を１×１
０13〔cm-2〕、加速エネルギを３０〔ｋｅＶ〕として燐
（Ｐ）イオンの打ち込みを行ってＬＤＤ構成のｎ- ソー
ス領域２９Ｓ及びｎ- ドレイン領域２９Ｄを形成する。
打ち込まれたＰは、適宜の時点に於ける熱処理で活性化
されることは云うまでもない。尚、ＬＤＤ構成にする必
要がなければ、イオン注入を高濃度で行ってｎ+ 化して
も良い。
０13〔cm-2〕、加速エネルギを３０〔ｋｅＶ〕として燐
（Ｐ）イオンの打ち込みを行ってＬＤＤ構成のｎ- ソー
ス領域２９Ｓ及びｎ- ドレイン領域２９Ｄを形成する。
打ち込まれたＰは、適宜の時点に於ける熱処理で活性化
されることは云うまでもない。尚、ＬＤＤ構成にする必
要がなければ、イオン注入を高濃度で行ってｎ+ 化して
も良い。
【００２７】図８参照 ８−（１） ＣＶＤ法を適用することに依り、厚さが例えば１〔μ
ｍ〕であるＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉ
ｃａｔｅ ｇｌａｓｓ）からなる層間絶縁膜３０を形成
する。 ８−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＦ4 ＋Ｈ2 とするＲＩＥ法を適用す
ることに依り、層間絶縁膜３０を選択的にエッチングし
て電極コンタクト用開口を形成する。 ８−（３） 真空蒸着法及びリソグラフィ技術を適用し、Ａｌからな
るソース電極３１及びドレイン電極３２やその他の電極
・配線を形成して完成する。
ｍ〕であるＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉ
ｃａｔｅ ｇｌａｓｓ）からなる層間絶縁膜３０を形成
する。 ８−（２） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＦ4 ＋Ｈ2 とするＲＩＥ法を適用す
ることに依り、層間絶縁膜３０を選択的にエッチングし
て電極コンタクト用開口を形成する。 ８−（３） 真空蒸着法及びリソグラフィ技術を適用し、Ａｌからな
るソース電極３１及びドレイン電極３２やその他の電極
・配線を形成して完成する。
【００２８】前記した説明から明らかなように、Ｔｉ膜
２８とシリコンからなる活性層２２とを反応させてＴｉ
Ｓｉ2 からなるソース領域２８Ｓ及びドレイン領域２８
Ｄを生成させる際、ｎ- −ソース領域２９Ｓ及びｎ- −
ドレイン領域２９Ｄは未だ形成されていないから、シリ
コン側からＴｉＳｉ2 側に不純物が取り込まれることは
ない。
２８とシリコンからなる活性層２２とを反応させてＴｉ
Ｓｉ2 からなるソース領域２８Ｓ及びドレイン領域２８
Ｄを生成させる際、ｎ- −ソース領域２９Ｓ及びｎ- −
ドレイン領域２９Ｄは未だ形成されていないから、シリ
コン側からＴｉＳｉ2 側に不純物が取り込まれることは
ない。
【００２９】
【発明の効果】本発明に依るＭＩＳ型電界効果トランジ
スタの製造方法に於いては、薄膜ＳＯＩに於けるシリコ
ンからなる活性層上にゲート電極を形成してからその側
面にサイド・ウォール状絶縁膜を形成する工程と、該サ
イド・ウォール状絶縁膜の両側に表出されているシリコ
ンからなる活性層を高融点金属シリサイドからなるソー
ス領域及びドレイン領域に変換する工程と、該サイド・
ウォール状絶縁膜を除去して該ゲート電極と該高融点金
属シリサイドからなるソース領域及びドレイン領域との
間に不純物を導入してＬＤＤ構成のソース領域及びドレ
イン領域を形成する工程とが含まれる。
スタの製造方法に於いては、薄膜ＳＯＩに於けるシリコ
ンからなる活性層上にゲート電極を形成してからその側
面にサイド・ウォール状絶縁膜を形成する工程と、該サ
イド・ウォール状絶縁膜の両側に表出されているシリコ
ンからなる活性層を高融点金属シリサイドからなるソー
ス領域及びドレイン領域に変換する工程と、該サイド・
ウォール状絶縁膜を除去して該ゲート電極と該高融点金
属シリサイドからなるソース領域及びドレイン領域との
間に不純物を導入してＬＤＤ構成のソース領域及びドレ
イン領域を形成する工程とが含まれる。
【００３０】前記構成を採ると、シリコンからなる活性
層に不純物を導入して形成されるソース領域とドレイン
領域とは、高融点金属とシリコンとを反応させて生成さ
れる高融点金属シリサイドからなるソース領域とドレイ
ン領域が形成された後で形成されるものであるから、高
融点金属とシリコンとを反応させる際に高融点金属シリ
サイド中に不純物が取り込まれる虞はなく、従って、シ
リコンからなる活性層に形成されたソース領域及び高融
点金属シリサイドからなるソース領域のコンタクト抵
抗、並びに、シリコンからなる活性層に形成されたドレ
イン領域及び高融点金属シリサイドからなるドレイン領
域のコンタクト抵抗を低下させることができる。
層に不純物を導入して形成されるソース領域とドレイン
領域とは、高融点金属とシリコンとを反応させて生成さ
れる高融点金属シリサイドからなるソース領域とドレイ
ン領域が形成された後で形成されるものであるから、高
融点金属とシリコンとを反応させる際に高融点金属シリ
サイド中に不純物が取り込まれる虞はなく、従って、シ
リコンからなる活性層に形成されたソース領域及び高融
点金属シリサイドからなるソース領域のコンタクト抵
抗、並びに、シリコンからなる活性層に形成されたドレ
イン領域及び高融点金属シリサイドからなるドレイン領
域のコンタクト抵抗を低下させることができる。
【図面の簡単な説明】
【図１】本発明一実施例を解説する為の工程要所に於け
るＭＩＳ型電界効果トランジスタの要部切断側面図であ
る。
るＭＩＳ型電界効果トランジスタの要部切断側面図であ
る。
【図２】本発明一実施例を解説する為の工程要所に於け
るＭＩＳ型電界効果トランジスタの要部切断側面図であ
る。
るＭＩＳ型電界効果トランジスタの要部切断側面図であ
る。
【図３】本発明一実施例を解説する為の工程要所に於け
るＭＩＳ型電界効果トランジスタの要部切断側面図であ
る。
るＭＩＳ型電界効果トランジスタの要部切断側面図であ
る。
【図４】本発明一実施例を解説する為の工程要所に於け
るＭＩＳ型電界効果トランジスタの要部切断側面図であ
る。
るＭＩＳ型電界効果トランジスタの要部切断側面図であ
る。
【図５】本発明一実施例を解説する為の工程要所に於け
るＭＩＳ型電界効果トランジスタの要部切断側面図であ
る。
るＭＩＳ型電界効果トランジスタの要部切断側面図であ
る。
【図６】本発明一実施例を解説する為の工程要所に於け
るＭＩＳ型電界効果トランジスタの要部切断側面図であ
る。
るＭＩＳ型電界効果トランジスタの要部切断側面図であ
る。
【図７】本発明一実施例を解説する為の工程要所に於け
るＭＩＳ型電界効果トランジスタの要部切断側面図であ
る。
るＭＩＳ型電界効果トランジスタの要部切断側面図であ
る。
【図８】本発明一実施例を解説する為の工程要所に於け
るＭＩＳ型電界効果トランジスタの要部切断側面図であ
る。
るＭＩＳ型電界効果トランジスタの要部切断側面図であ
る。
【図９】薄膜ＳＯＩを用いたＭＩＳ型電界効果トランジ
スタに於けるソース並びにドレインに高融点金属シリサ
イドを用いた従来例を説明する為の要部切断側面図であ
る。
スタに於けるソース並びにドレインに高融点金属シリサ
イドを用いた従来例を説明する為の要部切断側面図であ
る。
２１ 絶縁層 ２２ ｐ−シリコン活性層 ２３ ゲート絶縁膜 ２４ 多結晶シリコン層 ２４Ｇ ゲート電極 ２５ ＳｉＯ2 からなる絶縁膜 ２６ Ｓｉ3 Ｎ4 からなる絶縁膜 ２７ ＳｉＯ2 からなる絶縁膜 ２８ Ｔｉ膜 ２８Ｓ ＴｉＳｉ2 からなるソース領域 ２８Ｄ ＴｉＳｉ2 からなるドレイン領域 ２９Ｓ ｎ- ソース領域 ２９Ｄ ｎ- ドレイン領域 ３０ ＢＰＳＧからなる層間絶縁膜 ３１ Ａｌからなるソース電極 ３２ Ａｌからなるドレイン電極
Claims (3)
- 【請求項１】薄膜ＳＯＩに於けるシリコンからなる活性
層上にゲート電極を形成してからその側面にサイド・ウ
ォール状絶縁膜を形成する工程と、 次いで、該サイド・ウォール状絶縁膜の両側に表出され
ているシリコンからなる活性層を高融点金属シリサイド
からなるソース領域及びドレイン領域に変換する工程
と、 次いで、該サイド・ウォール状絶縁膜を除去して該ゲー
ト電極と該高融点金属シリサイドからなるソース領域及
びドレイン領域との間に不純物を導入してＬＤＤ構成の
ソース領域及びドレイン領域を形成する工程とが含まれ
てなることを特徴とするＭＩＳ型電界効果トランジスタ
の製造方法。 - 【請求項２】高融点金属シリサイドからなるソース領域
及びドレイン領域を生成させるべきシリコンからなる活
性層の部分に予め高濃度の不純物を導入する工程が含ま
れてなることを特徴とする請求項１記載のＭＩＳ型電界
効果トランジスタの製造方法。 - 【請求項３】サイド・ウォール状絶縁膜を除去してゲー
ト電極と高融点金属シリサイドからなるソース領域及び
ドレイン領域との間に導入する不純物の濃度がＬＤＤ構
成のソース領域及びドレイン領域を形成する場合の不純
物の濃度に比較して充分に高いことを特徴とする請求項
１或いは請求項２記載のＭＩＳ型電界効果トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4027750A JPH05226364A (ja) | 1992-02-14 | 1992-02-14 | Ｍｉｓ型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4027750A JPH05226364A (ja) | 1992-02-14 | 1992-02-14 | Ｍｉｓ型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226364A true JPH05226364A (ja) | 1993-09-03 |
Family
ID=12229705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4027750A Withdrawn JPH05226364A (ja) | 1992-02-14 | 1992-02-14 | Ｍｉｓ型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226364A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07106594A (ja) * | 1993-10-01 | 1995-04-21 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JPH07153971A (ja) * | 1993-10-01 | 1995-06-16 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
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| EP0664566A1 (en) * | 1994-01-19 | 1995-07-26 | Sony Corporation | MOS transistor and method for making the same |
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| US6489632B1 (en) | 1993-01-18 | 2002-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having a gate oxide film |
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| US9366930B2 (en) | 2002-05-17 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device with capacitor elements |
-
1992
- 1992-02-14 JP JP4027750A patent/JPH05226364A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |