JPH01114070A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01114070A JPH01114070A JP62270157A JP27015787A JPH01114070A JP H01114070 A JPH01114070 A JP H01114070A JP 62270157 A JP62270157 A JP 62270157A JP 27015787 A JP27015787 A JP 27015787A JP H01114070 A JPH01114070 A JP H01114070A
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- JP
- Japan
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- silicide
- forming
- diffusion layer
- substrate
- manufacturing process
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特に、Ｓ ＯＩ
（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ）基板
上に寄生領域が極めて少ない相補形ＭＯＳトランジスタ
（０ＭＯ８）を形成するのに適した方法に関する。
（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ）基板
上に寄生領域が極めて少ない相補形ＭＯＳトランジスタ
（０ＭＯ８）を形成するのに適した方法に関する。
ＬＳＩの高集積化、高速化に伴ない、寄生領域の影響に
よる特性劣化が無視できないものとなってきている。そ
の例としては、素子と基板間の寄生容量やＭＯＳトラン
ジスタの拡散層部分の寄生抵抗があげられ、これらはい
ずれも高速化を妨げる要因となる。寄生容量に対する解
決策の代表的なものとして、絶縁膜上の単結晶Ｓｉに素
子を形成するいわゆるＳＯＩ技術がある。ＳＯＩ技術は
。
よる特性劣化が無視できないものとなってきている。そ
の例としては、素子と基板間の寄生容量やＭＯＳトラン
ジスタの拡散層部分の寄生抵抗があげられ、これらはい
ずれも高速化を妨げる要因となる。寄生容量に対する解
決策の代表的なものとして、絶縁膜上の単結晶Ｓｉに素
子を形成するいわゆるＳＯＩ技術がある。ＳＯＩ技術は
。
３次元素子形成の為の要素技術としても注目されている
ものである。また、拡散層部分の寄生抵抗低減に対して
は、例えば、アイ イーイーイー。
ものである。また、拡散層部分の寄生抵抗低減に対して
は、例えば、アイ イーイーイー。
トランザクション オン エレクトロンデバイセズ イ
ーデー３３．第３４５頁から第３５３頁（１９８６年）
（ＩＥＥＥ Ｔｒａｎｓ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅｓ。
ーデー３３．第３４５頁から第３５３頁（１９８６年）
（ＩＥＥＥ Ｔｒａｎｓ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅｓ。
ＥＤ−３３，ｐｐ、３４５−３５３ （１９８６））に
記載のように、拡散層全面に自己整合的に金属シリサイ
ドを形成する方法が注目されている。
記載のように、拡散層全面に自己整合的に金属シリサイ
ドを形成する方法が注目されている。
第２図は、ＳＯＩ技術と自己整合シリサイド技術を駆使
して形成した０ＭＯ８構造の例である。
して形成した０ＭＯ８構造の例である。
５ｉＯｚ２上のＳｉ２０に、ゲート１．ｎ型拡散層５．
ｐ型拡散層６．シリサイド膜４．ＡＱ配線８とから成る
０ＭＯ８を形成している。
ｐ型拡散層６．シリサイド膜４．ＡＱ配線８とから成る
０ＭＯ８を形成している。
しかし、このような方法では、寄生容量、寄生抵抗の問
題については解決できる反面、構造あるいは製造プロセ
スが複雑化してくるという欠点がある。構造の複雑さは
、素子の微細化を進めていく上でも障害となるものであ
る。
題については解決できる反面、構造あるいは製造プロセ
スが複雑化してくるという欠点がある。構造の複雑さは
、素子の微細化を進めていく上でも障害となるものであ
る。
本発明の目的は、寄生容量、寄生抵抗の少ないＣＭＯ８
素子を微細化に適応できる簡便な構造およびプロセスで
実現゛することにある。
素子を微細化に適応できる簡便な構造およびプロセスで
実現゛することにある。
〔問題点を解決するための手段〕
第２図の例における構造の主な複雑さは、ｎチャネルＭ
Ｏ８素子とｐチャネルＭＯ３素子の間の素子分離・配線
部にある。また、ソース・ドレイン拡散層において、実
際にデバイス動作に関与するのは、チャネル両側近傍部
のみであり、本質的にはその部分だけ形成されていれば
十分である。
Ｏ８素子とｐチャネルＭＯ３素子の間の素子分離・配線
部にある。また、ソース・ドレイン拡散層において、実
際にデバイス動作に関与するのは、チャネル両側近傍部
のみであり、本質的にはその部分だけ形成されていれば
十分である。
以上の考えのもとに、拡散層をチャネル近傍部のみとし
、素子分離・配線部をすべてシリサイドとしてしまうこ
とにより、上記目的、即ち構造・プロセスの簡単化は達
成される。
、素子分離・配線部をすべてシリサイドとしてしまうこ
とにより、上記目的、即ち構造・プロセスの簡単化は達
成される。
第１図を用いて、本発明について説明する。
Ｓ ｉ Ｏｘ層層上上Ｓｉに、多結晶Ｓｉゲート１及び
５ｉｎｓ側壁３を形成した後、自己整合シリサイド技術
を用いてＳｉ露出部をＳ ｉ Ｏｚ層２までシリサイド
化し、拡散層５，６はシリサイド４からのドライブイン
拡散で形成する。
５ｉｎｓ側壁３を形成した後、自己整合シリサイド技術
を用いてＳｉ露出部をＳ ｉ Ｏｚ層２までシリサイド
化し、拡散層５，６はシリサイド４からのドライブイン
拡散で形成する。
このような構造にすれば、素子分離・配線形成工程がシ
リサイド形成工程に置換えられるため、プロセスが簡単
になる。また、第２図の構造に比して構造が簡単である
ことと、シリサイド及び拡散層形成に対して自己整合技
術を用いていることから、素子微細化に適している。
リサイド形成工程に置換えられるため、プロセスが簡単
になる。また、第２図の構造に比して構造が簡単である
ことと、シリサイド及び拡散層形成に対して自己整合技
術を用いていることから、素子微細化に適している。
以下、本発明について、実施例を用いて詳細に説明する
。
。
実施例１
第３図は、本発明の一実施例の製造工程を説明する図で
ある。公知技術である同相エピタキシャル成長法によっ
て５ｉＯｚ２上に厚さ２００ｎｍの単結晶Ｓｉ層を形成
しｎ型ウェル１０．ｐ型ウェル９ゲート酸化膜１１多結
晶Ｓｉゲート１゜５ｉＯｚゲート側壁３を形成した（第
３図（ａ））。
ある。公知技術である同相エピタキシャル成長法によっ
て５ｉＯｚ２上に厚さ２００ｎｍの単結晶Ｓｉ層を形成
しｎ型ウェル１０．ｐ型ウェル９ゲート酸化膜１１多結
晶Ｓｉゲート１゜５ｉＯｚゲート側壁３を形成した（第
３図（ａ））。
ゲート長は０．８μｍである。次に、厚さ２００ｎｍの
Ｔｉ１２をスパッタ法により堆積しく第３図（ｂ））、
Ｎ２雰囲気中で７ｏＯ℃３０分の熱処理をすることによ
りチタンシリサイド１３を形成した後、未反応のＴｉを
ウェットエツチングにより除去し、さらにＡｒ雰囲気中
で８００℃３０秒の熱処理を行なった（第３図（Ｃ））
。この条件の下ではチタンシリサイドは５ｉ０２３に接
するように形成された。
Ｔｉ１２をスパッタ法により堆積しく第３図（ｂ））、
Ｎ２雰囲気中で７ｏＯ℃３０分の熱処理をすることによ
りチタンシリサイド１３を形成した後、未反応のＴｉを
ウェットエツチングにより除去し、さらにＡｒ雰囲気中
で８００℃３０秒の熱処理を行なった（第３図（Ｃ））
。この条件の下ではチタンシリサイドは５ｉ０２３に接
するように形成された。
次に、ｎ型ウェル１０を形成した領域をホトレジスト１
４でマスクした上でＡｓを１５０ ｋ ｅ Ｖ 。
４でマスクした上でＡｓを１５０ ｋ ｅ Ｖ 。
５ Ｘ １０ ”ｃｍ−”の条件でイオン打込みし、レ
ジストを除去した後、１０００℃２０秒の熱処理を行な
うことによってドライブイン拡散によりｎ型拡散層５を
形成した（第３図（ｄ））。さらに同様にして、ｐ型ウ
ェル形成領域をマスクしなからＢを２５ｋｅＶ２Ｘ１０
工８ｃｆｆＩ−２の条件でイオン打込みした後、ｔｏｏ
ｏ℃２０秒の熱処理によりｐ型拡散層６を形成した（第
３図（ｅ））。
ジストを除去した後、１０００℃２０秒の熱処理を行な
うことによってドライブイン拡散によりｎ型拡散層５を
形成した（第３図（ｄ））。さらに同様にして、ｐ型ウ
ェル形成領域をマスクしなからＢを２５ｋｅＶ２Ｘ１０
工８ｃｆｆＩ−２の条件でイオン打込みした後、ｔｏｏ
ｏ℃２０秒の熱処理によりｐ型拡散層６を形成した（第
３図（ｅ））。
本実施例によれば、寄生抵抗減少の為、従来技術により
ＳＯＩ基板上に形成した０ＭＯ９と比較して、伝達コン
ダクタンスｇ１の値で１．６倍の１．２ Ｘ １０−４
’ＩＪ″／ ｔｔ ｍが得られた。
ＳＯＩ基板上に形成した０ＭＯ９と比較して、伝達コン
ダクタンスｇ１の値で１．６倍の１．２ Ｘ １０−４
’ＩＪ″／ ｔｔ ｍが得られた。
実施例２
シリサイドとしてタングステンシリサイドを用いて実施
例１と同様の製造工程により形成した０ＭＯ８を基本と
した６４キロビットスタティックＲＡＭを作製した。設
計ルールは１．３μｍである。本実施例によれば、従来
のＳＯＴ基板を用いないＣＭＯ８構成の場合に比べて、
アクセス時間で約０．６倍に短縮され２０ｎ ｓが得ら
れた。
例１と同様の製造工程により形成した０ＭＯ８を基本と
した６４キロビットスタティックＲＡＭを作製した。設
計ルールは１．３μｍである。本実施例によれば、従来
のＳＯＴ基板を用いないＣＭＯ８構成の場合に比べて、
アクセス時間で約０．６倍に短縮され２０ｎ ｓが得ら
れた。
本発明によれば、寄生抵抗、寄生容量の極めて少ないＣ
ｕＯ２を形成できるため、素子の高速化が実現できる。
ｕＯ２を形成できるため、素子の高速化が実現できる。
また、構造が簡単であり、製造プロセスでは自己整合技
術を利用している為、素子の微細化に適している。
術を利用している為、素子の微細化に適している。
第１図は本発明の詳細な説明する断面図、第２図は従来
技術を説明する断面図、第３図は本発明の一実施例を説
明する工程説明のための断面図である。 １・・・ゲート電極、２・・・絶縁膜（ＳｉＯｚ）、４
・・・金属シリサイド、５・・・ｎ型拡散層、６・・・
Ｐ型拡散層。
技術を説明する断面図、第３図は本発明の一実施例を説
明する工程説明のための断面図である。 １・・・ゲート電極、２・・・絶縁膜（ＳｉＯｚ）、４
・・・金属シリサイド、５・・・ｎ型拡散層、６・・・
Ｐ型拡散層。
Claims (1)
- １、ＳＯＩ（シリコン オン インシユレータ：Ｓｉｌ
ｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に相補形
ＭＯＳトランジスタを形成する製造工程において、ＳＯ
Ｉ基板上にゲート電極を形成する工程と、ゲート電極以
外のＳｉ露出部の全領域にＳＯＩ基板内部の絶縁膜層を
接するように金属シリサイドを形成する工程と、該金属
シリサイドにイオン打込みする工程と、該金属シリサイ
ドからのドライブイン拡散により拡散層を形成する工程
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270157A JPH01114070A (ja) | 1987-10-28 | 1987-10-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62270157A JPH01114070A (ja) | 1987-10-28 | 1987-10-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01114070A true JPH01114070A (ja) | 1989-05-02 |
Family
ID=17482334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62270157A Pending JPH01114070A (ja) | 1987-10-28 | 1987-10-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01114070A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04269862A (ja) * | 1991-02-26 | 1992-09-25 | Fujitsu Ltd | 半導体装置 |
| JPH07111334A (ja) * | 1993-08-20 | 1995-04-25 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US5962897A (en) * | 1992-06-18 | 1999-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6624477B1 (en) | 1992-10-09 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6867431B2 (en) | 1993-09-20 | 2005-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2006344804A (ja) * | 2005-06-09 | 2006-12-21 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP2007227865A (ja) * | 2006-02-27 | 2007-09-06 | Seiko Epson Corp | シリサイドの形成方法及び半導体装置の製造方法 |
| WO2015072366A1 (ja) | 2013-11-12 | 2015-05-21 | オリンパスメディカルシステムズ株式会社 | バスケット型把持鉗子 |
-
1987
- 1987-10-28 JP JP62270157A patent/JPH01114070A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04269862A (ja) * | 1991-02-26 | 1992-09-25 | Fujitsu Ltd | 半導体装置 |
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| US6790749B2 (en) | 1992-10-09 | 2004-09-14 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
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| US7109108B2 (en) | 1992-10-09 | 2006-09-19 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device having metal silicide |
| US8017506B2 (en) | 1992-10-09 | 2011-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US7723788B2 (en) | 1992-10-09 | 2010-05-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| JPH07111334A (ja) * | 1993-08-20 | 1995-04-25 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6867431B2 (en) | 1993-09-20 | 2005-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US7569856B2 (en) | 1993-09-20 | 2009-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US7525158B2 (en) | 1993-09-20 | 2009-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having pixel electrode and peripheral circuit |
| JP2006344804A (ja) * | 2005-06-09 | 2006-12-21 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP2007227865A (ja) * | 2006-02-27 | 2007-09-06 | Seiko Epson Corp | シリサイドの形成方法及び半導体装置の製造方法 |
| WO2015072366A1 (ja) | 2013-11-12 | 2015-05-21 | オリンパスメディカルシステムズ株式会社 | バスケット型把持鉗子 |
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