JPH05226643A - ターンオフ可能なパワー半導体素子 - Google Patents
ターンオフ可能なパワー半導体素子Info
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- JPH05226643A JPH05226643A JP4287195A JP28719592A JPH05226643A JP H05226643 A JPH05226643 A JP H05226643A JP 4287195 A JP4287195 A JP 4287195A JP 28719592 A JP28719592 A JP 28719592A JP H05226643 A JPH05226643 A JP H05226643A
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- base layer
- region
- cathode
- power semiconductor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/60—Gate-turn-off devices
- H10D18/65—Gate-turn-off devices with turn-off by field effect
- H10D18/655—Gate-turn-off devices with turn-off by field effect produced by insulated gate structures
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】
【目的】 多数の個別ＭＣＴセルＭ１，…，Ｍ３を有す
るターンオフ可能なパワー半導体素子、例えばＭＯＳ制
御サイリスタＭＣＴにおいて、周縁の電流密度の過度の
高まりを回避することである。 【構成】 個別セルを、群毎にセグメントＳＥにまとめ
かつ周縁において、カソード接点２と直接接続されてい
る周縁短絡領域１０，１５によって取り囲み、該周縁短
絡領域を、アノード側のエミッタ層８と同じ導電型とす
る。
るターンオフ可能なパワー半導体素子、例えばＭＯＳ制
御サイリスタＭＣＴにおいて、周縁の電流密度の過度の
高まりを回避することである。 【構成】 個別セルを、群毎にセグメントＳＥにまとめ
かつ周縁において、カソード接点２と直接接続されてい
る周縁短絡領域１０，１５によって取り囲み、該周縁短
絡領域を、アノード側のエミッタ層８と同じ導電型とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、パワーエレクトニクス
の分野の半導体素子に関する。本発明は、（ａ）２つの
対向する表面を有し、その一方がアノードを形成し、他
方がカソードを形成する、半導体サブストレートを備
え、（ｂ）前記半導体サブストレート内で前記アノード
と前記カソードとの間に、第１の導電型のエミッタ層
と、第１の導電型とは反対の第２の導電型の第１のベー
ス層と、第１の導電型の第２のベース層とを有する層列
を備え、（ｃ）前記半導体サブストレート内で前記アノ
ードと前記カソードとの間に、隣接して配置されかつ並
列接続された、ターンオフ可能な複数の単位セルを備え
たターンオフ可能なパワー半導体素子に関する。
の分野の半導体素子に関する。本発明は、（ａ）２つの
対向する表面を有し、その一方がアノードを形成し、他
方がカソードを形成する、半導体サブストレートを備
え、（ｂ）前記半導体サブストレート内で前記アノード
と前記カソードとの間に、第１の導電型のエミッタ層
と、第１の導電型とは反対の第２の導電型の第１のベー
ス層と、第１の導電型の第２のベース層とを有する層列
を備え、（ｃ）前記半導体サブストレート内で前記アノ
ードと前記カソードとの間に、隣接して配置されかつ並
列接続された、ターンオフ可能な複数の単位セルを備え
たターンオフ可能なパワー半導体素子に関する。
【０００２】ＭＯＳ制御されるサイリスタの特殊な形で
あるこの種の素子は例えば、IEEE Trans. Electron Dev
ices, Vo. ED-33, 第１６０９−１６１８頁（１９８６
年）に掲載の、V. A. K. Temple 氏の論文から公知であ
る。
あるこの種の素子は例えば、IEEE Trans. Electron Dev
ices, Vo. ED-33, 第１６０９−１６１８頁（１９８６
年）に掲載の、V. A. K. Temple 氏の論文から公知であ
る。
【０００３】
【従来の技術】パワー電子回路、殊に回転数制御される
モータ駆動部において使用するパワー半導体において、
現在ＧＴＯとして周知である電流制御に代わって電圧制
御を使用できるとき、重要な系の簡素化が実現可能であ
る。電流制御から電圧制御へのこの移行は、電力が比較
的小さい場合には従来のバイポーラトランジスタに代わ
って新たに開発されたＩＧＢＴ（Insulated Gate Bipol
ar Transistors）によって既に実現されている。
モータ駆動部において使用するパワー半導体において、
現在ＧＴＯとして周知である電流制御に代わって電圧制
御を使用できるとき、重要な系の簡素化が実現可能であ
る。電流制御から電圧制御へのこの移行は、電力が比較
的小さい場合には従来のバイポーラトランジスタに代わ
って新たに開発されたＩＧＢＴ（Insulated Gate Bipol
ar Transistors）によって既に実現されている。
【０００４】実質的にサイリスタ特性をそのまま維持す
る比較的大きな電力の場合には、ここ何年来、ＭＯＳ制
御されるサイリスタＭＣＴ（MOS Controlled Thyristo
r）の開発によってＧＴＯを使用しないようにすること
に努力が払われている。冒頭に述べた文献に記載されて
いるようなＭＣＴでは、従来の４層構造内にカソード側
において多数のＭＯＳ制御される短絡が設けられてお
り、それらは素子のターンオフのためにカソード側のベ
ース層とのカソード接点を短絡し、ひいてはサイリスタ
の再生メカニズムを中断することができる。
る比較的大きな電力の場合には、ここ何年来、ＭＯＳ制
御されるサイリスタＭＣＴ（MOS Controlled Thyristo
r）の開発によってＧＴＯを使用しないようにすること
に努力が払われている。冒頭に述べた文献に記載されて
いるようなＭＣＴでは、従来の４層構造内にカソード側
において多数のＭＯＳ制御される短絡が設けられてお
り、それらは素子のターンオフのためにカソード側のベ
ース層とのカソード接点を短絡し、ひいてはサイリスタ
の再生メカニズムを中断することができる。
【０００５】しかしこれまでこのような努力は必ずしも
成功してはいない。その理由は、まさに大面積のＭＣＴ
には依然として不都合な不均一な電流密度（殊にターン
オフフェーズの期間）の問題が生じるからである。この
形式の不均一性はまた、まさにカソード側の素子構造の
周囲に電流密度の過度の高まりを来し、そのために素子
が破壊されるかまたは少なくとも正常な作動を損なう可
能性がある。
成功してはいない。その理由は、まさに大面積のＭＣＴ
には依然として不都合な不均一な電流密度（殊にターン
オフフェーズの期間）の問題が生じるからである。この
形式の不均一性はまた、まさにカソード側の素子構造の
周囲に電流密度の過度の高まりを来し、そのために素子
が破壊されるかまたは少なくとも正常な作動を損なう可
能性がある。
【０００６】
【発明の課題】従って本発明の課題は、周縁側の電流密
度の過度の高まりが少なくとも不都合にならない程度に
低減された、例えばＭＣＴの形の、ターンオフ可能なパ
ワー半導体素子を提供することである。
度の過度の高まりが少なくとも不都合にならない程度に
低減された、例えばＭＣＴの形の、ターンオフ可能なパ
ワー半導体素子を提供することである。
【０００７】
【課題を解決するための手段】この課題は、冒頭に述べ
た形式の素子において、本発明により次のようにして解
決される。即ち（ｄ）多数のセルがそれぞれ１つのセル
群にまとめられておりかつ１つのセグメントを形成し、
（ｅ）前記それぞれのセグメントはラテラル方向におい
てその周縁が第１の導電型の周縁短絡領域によって取り
囲まれており、かつ（ｆ）前記周縁短絡領域はカソード
面から半導体サブストレートに侵入しておりかつ前記カ
ソード面に形成されているカソード接点に導電接続され
ている。
た形式の素子において、本発明により次のようにして解
決される。即ち（ｄ）多数のセルがそれぞれ１つのセル
群にまとめられておりかつ１つのセグメントを形成し、
（ｅ）前記それぞれのセグメントはラテラル方向におい
てその周縁が第１の導電型の周縁短絡領域によって取り
囲まれており、かつ（ｆ）前記周縁短絡領域はカソード
面から半導体サブストレートに侵入しておりかつ前記カ
ソード面に形成されているカソード接点に導電接続され
ている。
【０００８】本発明の要点は、活性の単位セルを有する
領域（セグメント）をそれらの外側の周縁において、素
子の内部から荷電キャリヤを取り出しかつこれにより荷
電キャリヤ放出、ひいては周縁側の単位セルの電流負荷
を低減する周縁短絡領域によって取り囲むことにある。
領域（セグメント）をそれらの外側の周縁において、素
子の内部から荷電キャリヤを取り出しかつこれにより荷
電キャリヤ放出、ひいては周縁側の単位セルの電流負荷
を低減する周縁短絡領域によって取り囲むことにある。
【０００９】本発明の第１の有利な実施例によれば、
（ａ）パワー半導体素子はＭＯＳ制御されるサイリスタ
として形成されておりかつ単位セルはそれぞれＭＣＴセ
ルとして形成されており、（ｂ）前記それぞれのＭＣＴ
セル内にカソード側において第２のベース層に侵入して
いる、第２の導電型のエミッタ領域が設けられており、
該エミッタ領域はカソード面を介してカソード接点に接
触接続されており、かつ（ｃ）前記それぞれのＭＣＴセ
ル内にカソード側において、前記第２のベース層と前記
カソード接点との間の切換可能な短絡を形成するＭＯＳ
構造が設けられている。
（ａ）パワー半導体素子はＭＯＳ制御されるサイリスタ
として形成されておりかつ単位セルはそれぞれＭＣＴセ
ルとして形成されており、（ｂ）前記それぞれのＭＣＴ
セル内にカソード側において第２のベース層に侵入して
いる、第２の導電型のエミッタ領域が設けられており、
該エミッタ領域はカソード面を介してカソード接点に接
触接続されており、かつ（ｃ）前記それぞれのＭＣＴセ
ル内にカソード側において、前記第２のベース層と前記
カソード接点との間の切換可能な短絡を形成するＭＯＳ
構造が設けられている。
【００１０】ＭＣＴにおいて周縁短絡領域は、特別効果
的に周縁側の電流の過度の高まりを妨げる。
的に周縁側の電流の過度の高まりを妨げる。
【００１１】本発明の第２の実施例では、周縁短絡領域
は第２のベース層に侵入している。
は第２のベース層に侵入している。
【００１２】この実施例は特別簡単に実現されかつ何ら
の困難なく高度な阻止特性を有する周縁終端部に対する
通例のすべての構造（メサ型エッチングされた周縁構
造、ガードリング、ベベル構造、磁気抵抗効果半導体素
子等）と組み合わせることができる。
の困難なく高度な阻止特性を有する周縁終端部に対する
通例のすべての構造（メサ型エッチングされた周縁構
造、ガードリング、ベベル構造、磁気抵抗効果半導体素
子等）と組み合わせることができる。
【００１３】第３の有利な実施例によれば、（ａ）第２
のベース層はラテラルな広がりにおいてそれぞれセグメ
ントに制限されておりかつ前記セグメントの外側におい
て第１のベース層はカソード面に現れており、かつ
（ｂ）周縁短絡領域は第１のベース層に侵入しており、
かつ（ｃ）短絡領域内にＭＯＳ制御される短絡が設けら
れており、該短絡はカソード接点と第１のベース層との
間に切換可能な接続を形成しかつ周縁短絡領域と第１の
ベース層とエミッタ層とともにＩＧＢＴ構造を形成す
る。
のベース層はラテラルな広がりにおいてそれぞれセグメ
ントに制限されておりかつ前記セグメントの外側におい
て第１のベース層はカソード面に現れており、かつ
（ｂ）周縁短絡領域は第１のベース層に侵入しており、
かつ（ｃ）短絡領域内にＭＯＳ制御される短絡が設けら
れており、該短絡はカソード接点と第１のベース層との
間に切換可能な接続を形成しかつ周縁短絡領域と第１の
ベース層とエミッタ層とともにＩＧＢＴ構造を形成す
る。
【００１４】ＩＧＢＴ構造の形式の周縁短絡領域および
ＭＯＳ制御される短絡のこの組み合わせは、一方におい
て周縁短絡領域の作用効果をゲートを介して制御するこ
とができ、他方において例えばヨーロッパ特許出願公開
第０３４０４４５号公報においてＭＣＴセルとＩＧＢＴ
セルとが交互に設けられている場合において記載されて
いるように、ＩＧＢＴ構造を素子のターンオンのために
用いることができるという利点を有している。
ＭＯＳ制御される短絡のこの組み合わせは、一方におい
て周縁短絡領域の作用効果をゲートを介して制御するこ
とができ、他方において例えばヨーロッパ特許出願公開
第０３４０４４５号公報においてＭＣＴセルとＩＧＢＴ
セルとが交互に設けられている場合において記載されて
いるように、ＩＧＢＴ構造を素子のターンオンのために
用いることができるという利点を有している。
【００１５】別の実施例はその他の請求項に記載されて
いる。
いる。
【００１６】
【実施例】次に本発明を図示の実施例につき図面を用い
て詳細に説明する。
て詳細に説明する。
【００１７】以下、個別セグメントがＭＣＴセルを含ん
でいる、ＭＯＳ制御サイリスタに関して説明するが、周
縁短絡領域をその他のターンオフ可能なパワー半導体素
子に設けることも本発明の枠内にある。
でいる、ＭＯＳ制御サイリスタに関して説明するが、周
縁短絡領域をその他のターンオフ可能なパワー半導体素
子に設けることも本発明の枠内にある。
【００１８】図１のＡは、ＭＣＴセル群と周縁終端領域
との間において第２のベース層に侵入した周縁短絡領域
を有する、本発明のパワー半導体素子の第１実施例を示
す部分断面図であり、Ｂは、周縁終端部として周縁終端
領域に代わってガードリングが設けられている第２実施
例を示す部分断面図であり、図２のＡは、周縁短絡領域
が第２のベース層と周縁終端領域との間において直接第
１のベース層に侵入している、本発明のＭＣＴに対する
別の有利な実施例を示す部分断面図であり、Ｂは、周縁
短絡領域が内側において付加的にＭＯＳ制御される短絡
を有しており、その結果全体でＩＧＢＴ構造が生じてい
る、変形例を示す部分断面図であり、図３には上方に周
縁短絡領域のＩＧＢＴ構造が個々の、アイランド形状の
ＩＧＢＴセルに分割されている、別の実施例のカソード
側の一部平面図が示されており、下方にはその断面図が
示されており、図４は、それぞれ多数のＭＣＴセルを有
している多数のセグメントと周縁終端部とを備えた完全
な素子の１実施例の平面図である。
との間において第２のベース層に侵入した周縁短絡領域
を有する、本発明のパワー半導体素子の第１実施例を示
す部分断面図であり、Ｂは、周縁終端部として周縁終端
領域に代わってガードリングが設けられている第２実施
例を示す部分断面図であり、図２のＡは、周縁短絡領域
が第２のベース層と周縁終端領域との間において直接第
１のベース層に侵入している、本発明のＭＣＴに対する
別の有利な実施例を示す部分断面図であり、Ｂは、周縁
短絡領域が内側において付加的にＭＯＳ制御される短絡
を有しており、その結果全体でＩＧＢＴ構造が生じてい
る、変形例を示す部分断面図であり、図３には上方に周
縁短絡領域のＩＧＢＴ構造が個々の、アイランド形状の
ＩＧＢＴセルに分割されている、別の実施例のカソード
側の一部平面図が示されており、下方にはその断面図が
示されており、図４は、それぞれ多数のＭＣＴセルを有
している多数のセグメントと周縁終端部とを備えた完全
な素子の１実施例の平面図である。
【００１９】図１のＡには、本発明の第１実施例のＭＣ
Ｔの周縁領域の部分断面図が示されている。この素子は
２つの対向する主表面を有し、その一方がアノードＡの
主表面を形成し、他方がカソード主表面を形成する、半
導体サブストレート１において、４つの交互に導電型の
異なるドーピングをされた層ないし領域の列を含んでい
る。
Ｔの周縁領域の部分断面図が示されている。この素子は
２つの対向する主表面を有し、その一方がアノードＡの
主表面を形成し、他方がカソード主表面を形成する、半
導体サブストレート１において、４つの交互に導電型の
異なるドーピングをされた層ないし領域の列を含んでい
る。
【００２０】この列は、第１の導電型（ここではｐ+ド
ーピング）の（アノード側の）エミッタ層８と、第２
の、第１の導電型とは反対の導電型（ここではｎ-ドー
ピング）の第１のベース層７と、第１の導電型（ここで
はｐドーピング）の第２のベース層６と、第２の導電型
（ここではｎ+ドーピング）の多数の（カソード側の）
エミッタ領域１２とを有している。この列は従来の（ｐ
−ｎ−ｐ−ｎ）サイリスタ構造を形成している。エミッ
タ層８は、Ａｌ金属化部の形のアノード接点９を備えて
いる。エミッタ領域１２は、同じくＡｌ金属化部として
実現されているカソード接点２に接続されている。
ーピング）の（アノード側の）エミッタ層８と、第２
の、第１の導電型とは反対の導電型（ここではｎ-ドー
ピング）の第１のベース層７と、第１の導電型（ここで
はｐドーピング）の第２のベース層６と、第２の導電型
（ここではｎ+ドーピング）の多数の（カソード側の）
エミッタ領域１２とを有している。この列は従来の（ｐ
−ｎ−ｐ−ｎ）サイリスタ構造を形成している。エミッ
タ層８は、Ａｌ金属化部の形のアノード接点９を備えて
いる。エミッタ領域１２は、同じくＡｌ金属化部として
実現されているカソード接点２に接続されている。
【００２１】エミッタ領域１２に、ターンオフのために
カソード接点２を第１のベース層６に短絡することがで
きるカソード側のＭＯＳ制御される短絡が侵入してい
る。エミッタ領域およびＭＯＳ制御される短絡を有する
カソード側の構造は従来のＭＣＴの部分であり、それぞ
れのエミッタ領域１２は所属の短絡と一緒に要素的なサ
イリスタセルまたは単位セル（ＭＣＴセルＭ１，…，Ｍ
３）を形成している。ここの短絡の形状は、わかりやす
くする理由から、図１のＡおよびＢでも略示されている
にすぎない。その際ＤＭＯＳ構造を採用することができ
るが、ＮＭＯＳ構造であっても構わない。同様に、ＭＣ
ＴセルＭ１，…，Ｍ３はアイランドの形状またはストラ
イプの形状に形成することができる。いずれの場合でも
短絡の制御はゲート電極４を介して行われる。ゲート電
極はゲート絶周縁部３によって絶周縁されていて、半導
体サブストレート１のカソード面の上方に配設されてい
る。
カソード接点２を第１のベース層６に短絡することがで
きるカソード側のＭＯＳ制御される短絡が侵入してい
る。エミッタ領域およびＭＯＳ制御される短絡を有する
カソード側の構造は従来のＭＣＴの部分であり、それぞ
れのエミッタ領域１２は所属の短絡と一緒に要素的なサ
イリスタセルまたは単位セル（ＭＣＴセルＭ１，…，Ｍ
３）を形成している。ここの短絡の形状は、わかりやす
くする理由から、図１のＡおよびＢでも略示されている
にすぎない。その際ＤＭＯＳ構造を採用することができ
るが、ＮＭＯＳ構造であっても構わない。同様に、ＭＣ
ＴセルＭ１，…，Ｍ３はアイランドの形状またはストラ
イプの形状に形成することができる。いずれの場合でも
短絡の制御はゲート電極４を介して行われる。ゲート電
極はゲート絶周縁部３によって絶周縁されていて、半導
体サブストレート１のカソード面の上方に配設されてい
る。
【００２２】個々の、直接隣接して位置するＭＣＴセル
Ｍ１，…，Ｍ３は、まとまった１つのセル群、即ちセグ
メントＳＥを形成している。これは、半導体サブストレ
ート１の比較的大きな面積（極端な場合で唯一のセル群
しかない場合は活性面全体）に及んでいる。ところが公
知技術においてこの種のセル群の周縁領域に問題が生
じ、そこでは電流密度に特別強い過度な高まりが発生し
て、それからそれが周縁領域におけるＭＣＴセルの異常
な負荷を来す。本発明によれば、それぞれのセル群をそ
の周縁においてラテラル方向に、第１の導電型（ここで
はｐ+ドーピング）の周縁短絡領域１０によって取り囲
んでいる。この領域はカソード面から半導体サブストレ
ート１内に侵入しておりかつカソード接点２に導電接続
されている。
Ｍ１，…，Ｍ３は、まとまった１つのセル群、即ちセグ
メントＳＥを形成している。これは、半導体サブストレ
ート１の比較的大きな面積（極端な場合で唯一のセル群
しかない場合は活性面全体）に及んでいる。ところが公
知技術においてこの種のセル群の周縁領域に問題が生
じ、そこでは電流密度に特別強い過度な高まりが発生し
て、それからそれが周縁領域におけるＭＣＴセルの異常
な負荷を来す。本発明によれば、それぞれのセル群をそ
の周縁においてラテラル方向に、第１の導電型（ここで
はｐ+ドーピング）の周縁短絡領域１０によって取り囲
んでいる。この領域はカソード面から半導体サブストレ
ート１内に侵入しておりかつカソード接点２に導電接続
されている。
【００２３】図１のＡの実施例において（図１のＢの実
施例でも同様である）、周縁短絡領域１０は直接第２の
ベース層６内に侵入している。その際それは多数のアイ
ランド形状のセルまたはストライプ形状のものであって
もよい。第２のベース層６はこの実施例ではその他、周
縁短絡領域１０の外側において同様ｐドーピングされた
周縁終端領域１１に移行している。それはそれ自体、高
度な阻止特性を有する素子に対して公知である。
施例でも同様である）、周縁短絡領域１０は直接第２の
ベース層６内に侵入している。その際それは多数のアイ
ランド形状のセルまたはストライプ形状のものであって
もよい。第２のベース層６はこの実施例ではその他、周
縁短絡領域１０の外側において同様ｐドーピングされた
周縁終端領域１１に移行している。それはそれ自体、高
度な阻止特性を有する素子に対して公知である。
【００２４】図１のＡに示されている構成は、周縁側の
電流の過度の高まりの問題を特別簡単に解決する。即ち
高い周縁電流密度は主に正孔によって生ずるので、カソ
ード周辺に沿ったセルまたはストライプの形のｐ＋周縁
短絡領域１０を図示のように形成すれば申し分なく、素
子からこれら荷電キャリヤを取り出しかつそれによりエ
ミッション能力のあるＭＣＴセルＭ１，…，Ｍ３の負荷
を軽減することができる。周縁短絡領域１０は、付加コ
ストをかけずに本来のＭＣＴ構造の製造の際に（ＭＣＴ
セルにおけるＭＯＳ制御される短絡と共通して）一緒に
形成することができる。
電流の過度の高まりの問題を特別簡単に解決する。即ち
高い周縁電流密度は主に正孔によって生ずるので、カソ
ード周辺に沿ったセルまたはストライプの形のｐ＋周縁
短絡領域１０を図示のように形成すれば申し分なく、素
子からこれら荷電キャリヤを取り出しかつそれによりエ
ミッション能力のあるＭＣＴセルＭ１，…，Ｍ３の負荷
を軽減することができる。周縁短絡領域１０は、付加コ
ストをかけずに本来のＭＣＴ構造の製造の際に（ＭＣＴ
セルにおけるＭＯＳ制御される短絡と共通して）一緒に
形成することができる。
【００２５】素子全体の本来の周縁終端部として図１の
Ａでは、例えばＳｉＯ2から成る周縁不活性層５によっ
て被覆されている比較的深く拡散されている周縁終端領
域１１が設けられている。この種の周縁終端領域１１に
代わって、本発明の枠内において勿論、例えばメッサ型
のエッチングされた周縁構造、ガードリング、ベベル構
造等のような別の公知の形式の周縁終端部も使用するこ
とができる。図１のＡに匹敵する、周縁終端領域１１に
代わって例えば個々の、ｐ+ドーピングされたガードリ
ングＧＲ１およびＧＲ２が設けられている実施例が、こ
のような変形が可能であることを説明するために図１の
Ｂに示されている。
Ａでは、例えばＳｉＯ2から成る周縁不活性層５によっ
て被覆されている比較的深く拡散されている周縁終端領
域１１が設けられている。この種の周縁終端領域１１に
代わって、本発明の枠内において勿論、例えばメッサ型
のエッチングされた周縁構造、ガードリング、ベベル構
造等のような別の公知の形式の周縁終端部も使用するこ
とができる。図１のＡに匹敵する、周縁終端領域１１に
代わって例えば個々の、ｐ+ドーピングされたガードリ
ングＧＲ１およびＧＲ２が設けられている実施例が、こ
のような変形が可能であることを説明するために図１の
Ｂに示されている。
【００２６】図１のＡおよびＢに図示の実施例は確かに
特別簡単に構成されておりかつ製造可能であるが、次の
欠点も有している。即ちエミッタ領域１２の短絡の作用
は、著しい数のＭＣＴセルが電子を放出できない程にな
る。これによってセルは電流を導出することができず、
従って効果的なエミッタ面を縮小する。
特別簡単に構成されておりかつ製造可能であるが、次の
欠点も有している。即ちエミッタ領域１２の短絡の作用
は、著しい数のＭＣＴセルが電子を放出できない程にな
る。これによってセルは電流を導出することができず、
従って効果的なエミッタ面を縮小する。
【００２７】この問題は、図２のＡおよびＢに図示の構
成によって大幅に解決することができる。ここではま
ず、図１のＡおよびＢの領域１０に類似した周縁短絡領
域１５が第２のベース層６から離れて、この第２のベー
ス層６と周縁終端領域１１との間の中間領域に配置され
る。この周縁短絡領域１５は周縁終端領域１１と重なっ
ているか（図２のＡおよび図２のＢの破線）、これとは
切り離されている（図２のＢの１１の実線で示された周
縁ライン）。どちらも中間領域において第１のベース層
７はカソード面に達している。周縁短絡領域１５はこの
ようにして直接第１のベース層７に侵入している。
成によって大幅に解決することができる。ここではま
ず、図１のＡおよびＢの領域１０に類似した周縁短絡領
域１５が第２のベース層６から離れて、この第２のベー
ス層６と周縁終端領域１１との間の中間領域に配置され
る。この周縁短絡領域１５は周縁終端領域１１と重なっ
ているか（図２のＡおよび図２のＢの破線）、これとは
切り離されている（図２のＢの１１の実線で示された周
縁ライン）。どちらも中間領域において第１のベース層
７はカソード面に達している。周縁短絡領域１５はこの
ようにして直接第１のベース層７に侵入している。
【００２８】図２のＡでは周縁短絡領域１５は付加的な
構造なしに実現されている。ここではターンオンはｐベ
ース周縁を介しても可能である。
構造なしに実現されている。ここではターンオンはｐベ
ース周縁を介しても可能である。
【００２９】図２のＢでは周縁短絡領域１５内にカソー
ド面に向かって付加的にＭＯＳ制御される短絡が集積さ
れており、それは、カソード接点２と第１のベース層７
との間の切換可能な接続を形成しかつ周縁短絡領域１５
と、第１のベース層７と、エミッタ層８と一緒にＩＧＢ
Ｔ構造（ＩＧＢＴ＝Insulated Gate Bipolar Transisto
r）を形成している。これら短絡それ自体はそれぞれ、
ｎ+ドーピングされたソース領域１７と、ｐドーピング
されたチャネル領域１６と、第１のベース層７と、チャ
ネル領域１６を介して絶周縁されて配設されているゲー
ト電極４とを含んでいる（匹敵するが、相補関係の構成
は、図２には連続形として図示されておりかつそれぞれ
ｎドーピングされたチャネル領域１３とソース領域とし
てのｐ+ドーピングされたカソード短絡領域１４とを有
している、ＭＣＴセルＭ１，Ｍ２におけるＭＯＳ制御さ
れる短絡を有している）。
ド面に向かって付加的にＭＯＳ制御される短絡が集積さ
れており、それは、カソード接点２と第１のベース層７
との間の切換可能な接続を形成しかつ周縁短絡領域１５
と、第１のベース層７と、エミッタ層８と一緒にＩＧＢ
Ｔ構造（ＩＧＢＴ＝Insulated Gate Bipolar Transisto
r）を形成している。これら短絡それ自体はそれぞれ、
ｎ+ドーピングされたソース領域１７と、ｐドーピング
されたチャネル領域１６と、第１のベース層７と、チャ
ネル領域１６を介して絶周縁されて配設されているゲー
ト電極４とを含んでいる（匹敵するが、相補関係の構成
は、図２には連続形として図示されておりかつそれぞれ
ｎドーピングされたチャネル領域１３とソース領域とし
てのｐ+ドーピングされたカソード短絡領域１４とを有
している、ＭＣＴセルＭ１，Ｍ２におけるＭＯＳ制御さ
れる短絡を有している）。
【００３０】ＩＧＢＴ構成は、周縁短絡領域１５におい
て有利には内側においてのみ、即ち素子の活性面側に形
成される。即ち周縁構造内の種々の要素の配置は軽視で
きるものではない。まず周縁短絡領域１５はカソード接
点２との接触接続によってカソード短絡を形成する。こ
の短絡はＭＣＴの周囲全部を取り囲む。既述のように、
このカソード短絡は若干のＭＣＴセルを不活性化する。
電子を供給することができる集積されたＩＧＢＴ機能に
よって、ＭＣＴセルの電子不足を正のゲート信号を用い
て取り除くすることができる。
て有利には内側においてのみ、即ち素子の活性面側に形
成される。即ち周縁構造内の種々の要素の配置は軽視で
きるものではない。まず周縁短絡領域１５はカソード接
点２との接触接続によってカソード短絡を形成する。こ
の短絡はＭＣＴの周囲全部を取り囲む。既述のように、
このカソード短絡は若干のＭＣＴセルを不活性化する。
電子を供給することができる集積されたＩＧＢＴ機能に
よって、ＭＣＴセルの電子不足を正のゲート信号を用い
て取り除くすることができる。
【００３１】この場合、ゲート信号をターンオンされて
いる状態においても維持することが考えられている。勿
論素子全体を正のゲート信号によっても阻止状態からタ
ーンオンすることができる。この解決法は、多数のセグ
メントＳＥから構成される大面積のＭＣＴに対して特別
有利である。それぞれのセグメントは典型的には１ない
し２mm2の面積を有しておりかつ集積されたＩＧＢＴを
有する既述の周縁短絡領域１５によって取り囲まれてい
る。このような小さな面積の場合、ターンオンに対して
それ以上の手段をとる必要ない。
いる状態においても維持することが考えられている。勿
論素子全体を正のゲート信号によっても阻止状態からタ
ーンオンすることができる。この解決法は、多数のセグ
メントＳＥから構成される大面積のＭＣＴに対して特別
有利である。それぞれのセグメントは典型的には１ない
し２mm2の面積を有しておりかつ集積されたＩＧＢＴを
有する既述の周縁短絡領域１５によって取り囲まれてい
る。このような小さな面積の場合、ターンオンに対して
それ以上の手段をとる必要ない。
【００３２】ＩＧＢＴをこのように使用した場合、この
素子に固有のラッチ・アップ問題を忘れてはならない。
即ち高い電流密度があるとＩＧＢＴは、寄生サイリスタ
タイプの作動状態に陥る傾向にある。この考察中の状況
において、外部領域からまさに高い電流密度がカソード
周囲に流れ込むことが起こる。図２の構成では、このよ
うな電流が既に周縁短絡領域１５の外周縁に流れるよう
になされ、その結果ＩＧＢＴ構造は内側でその機能が障
害を受けずに（言わば風陰において）済む。それ故に、
ＩＧＢＴ構造を周縁短絡領域１５の内周縁および外周縁
に形成することは不都合である。
素子に固有のラッチ・アップ問題を忘れてはならない。
即ち高い電流密度があるとＩＧＢＴは、寄生サイリスタ
タイプの作動状態に陥る傾向にある。この考察中の状況
において、外部領域からまさに高い電流密度がカソード
周囲に流れ込むことが起こる。図２の構成では、このよ
うな電流が既に周縁短絡領域１５の外周縁に流れるよう
になされ、その結果ＩＧＢＴ構造は内側でその機能が障
害を受けずに（言わば風陰において）済む。それ故に、
ＩＧＢＴ構造を周縁短絡領域１５の内周縁および外周縁
に形成することは不都合である。
【００３３】上述のラッチ・アップ問題を一層軽減する
ために、ＩＧＢＴ構造のｎ+ドーピングされたソース領
域を連続的に周縁短絡領域１５によって取り囲まずに、
それらを周期的に中断して、それらがアイランド形状に
形成されるようにすると有利である。この種の実施例は
図３のＡにカソード側の平面図において、また図３のＢ
に対応する断面図において示されている。その場合個々
のソース領域１７は個々のＩＧＢＴセルＩＧＣを形成
し、それらは、それらによって取り囲まれているＭＣＴ
セルＭｎと類似の形をしている。
ために、ＩＧＢＴ構造のｎ+ドーピングされたソース領
域を連続的に周縁短絡領域１５によって取り囲まずに、
それらを周期的に中断して、それらがアイランド形状に
形成されるようにすると有利である。この種の実施例は
図３のＡにカソード側の平面図において、また図３のＢ
に対応する断面図において示されている。その場合個々
のソース領域１７は個々のＩＧＢＴセルＩＧＣを形成
し、それらは、それらによって取り囲まれているＭＣＴ
セルＭｎと類似の形をしている。
【００３４】このようにして形成された、ＩＧＢＴセル
ＩＧＣ間のチャネルにより、場合より存在する正孔が、
内側からも直接周縁短絡領域１５に達することができる
ようになる。このことは、ラッチ・アップを妨げるため
の前提条件である。別の、図示されていない実施例にお
いて、図１のＢに示されているような、外側領域におけ
る枠形状の周縁短絡領域にガードリングを接続するかま
たはこの領域を磁気抵抗半導体素子を設けることが考え
られる。
ＩＧＣ間のチャネルにより、場合より存在する正孔が、
内側からも直接周縁短絡領域１５に達することができる
ようになる。このことは、ラッチ・アップを妨げるため
の前提条件である。別の、図示されていない実施例にお
いて、図１のＢに示されているような、外側領域におけ
る枠形状の周縁短絡領域にガードリングを接続するかま
たはこの領域を磁気抵抗半導体素子を設けることが考え
られる。
【００３５】図３に示された形式の完全な素子は更に、
図４の平面図において図示されている。活性面はここで
は、多数の（１６個の）セグメントＳＥに分割されてお
り、それらはそれぞれ、数百ないし数千個のＭＣＴセル
を含んでいる。セグメントＳＥは周縁短絡領域１５によ
って格子形状に取り囲まれている。周縁短絡領域１５の
外側に、素子全体を取り囲んでいる従来の周縁終端部１
８が接続されている。カソードとは分離されているゲー
ト金属化部１９が素子全体を取り囲んでおりかつ所定の
箇所に、ゲートの電気的な接続のために設けられてい
る、拡張部の形のボンディングパッド２０を有してい
る。
図４の平面図において図示されている。活性面はここで
は、多数の（１６個の）セグメントＳＥに分割されてお
り、それらはそれぞれ、数百ないし数千個のＭＣＴセル
を含んでいる。セグメントＳＥは周縁短絡領域１５によ
って格子形状に取り囲まれている。周縁短絡領域１５の
外側に、素子全体を取り囲んでいる従来の周縁終端部１
８が接続されている。カソードとは分離されているゲー
ト金属化部１９が素子全体を取り囲んでおりかつ所定の
箇所に、ゲートの電気的な接続のために設けられてい
る、拡張部の形のボンディングパッド２０を有してい
る。
【００３６】本発明の範囲内において勿論、層および領
域を図示のドーピングの代わりにそれとは反対のドーピ
ングとすることもできる。
域を図示のドーピングの代わりにそれとは反対のドーピ
ングとすることもできる。
【００３７】
【発明の効果】要するに本発明によって、活性面の周縁
に発生する電流密度の過度の高まりが障害作用が生じな
い程度に低減されるかもしくは完全に取り除かれた、Ｍ
ＣＴが得られる。
に発生する電流密度の過度の高まりが障害作用が生じな
い程度に低減されるかもしくは完全に取り除かれた、Ｍ
ＣＴが得られる。
【図１】本発明の第１実施例の部分断面図および第２実
施例の部分断面図である。
施例の部分断面図である。
【図２】本発明の別の実施例の部分断メンズおよび変形
例の部分断面図ある。
例の部分断面図ある。
【図３】上方が、図２に相応する実施例のカソード側の
一部平面図であり、下方が、その断面図である。
一部平面図であり、下方が、その断面図である。
【図４】完全な素子の１実施例の平面図である。
１ 半導体サブストレート、 ２ カソード接点、 ３
ゲート絶周縁部、４ ゲート電極、 ５ 周縁不活性
部、６ 第２ベース層、 ７ 第１ベース層、 ８ ア
ノード側のエミッタ層、 ９ アノード接点、 １０，
１５ 周縁短絡領域、 １１ 周縁終端領域、 １２
カソード側のエミッタ層、 １３，１６ チャネル領
域、 １４ カソード短絡領域、 １７ ソース領域、
１８周縁終端部、 １９ ゲート金属化部、 ２０
ボンディングパッド、 Ｍ１〜Ｍ３，Ｍｎ ＭＣＴセ
ル、 ＳＥ セグメント、 ＧＲ１，ＧＲ２ ガードリ
ング、 ＩＧＣ ＩＧＢＴセル、
ゲート絶周縁部、４ ゲート電極、 ５ 周縁不活性
部、６ 第２ベース層、 ７ 第１ベース層、 ８ ア
ノード側のエミッタ層、 ９ アノード接点、 １０，
１５ 周縁短絡領域、 １１ 周縁終端領域、 １２
カソード側のエミッタ層、 １３，１６ チャネル領
域、 １４ カソード短絡領域、 １７ ソース領域、
１８周縁終端部、 １９ ゲート金属化部、 ２０
ボンディングパッド、 Ｍ１〜Ｍ３，Ｍｎ ＭＣＴセ
ル、 ＳＥ セグメント、 ＧＲ１，ＧＲ２ ガードリ
ング、 ＩＧＣ ＩＧＢＴセル、
Claims (11)
- 【請求項１】 （ａ）２つの対向する主表面を有し、そ
の一方がアノード（Ａ）を形成し、他方がカソード
（Ｋ）を形成する、半導体サブストレート（１）を備
え、 （ｂ）前記半導体サブストレート（１）内で前記アノー
ド（Ａ）と前記カソード（Ｋ）との間に、第１の導電型
のエミッタ層（８）と、第１の導電型とは反対の第２の
導電型の第１のベース層（７）と、第１の導電型の第２
のベース層（６）とを有する層列を備え、 （ｃ）前記半導体サブストレート（１）内で前記アノー
ド（Ａ）と前記カソード（Ｋ）との間に、隣接配置され
かつ並列接続された、ターンオフ可能な多数の単位セル
を備えたターンオフ可能なパワー半導体素子において、 （ｄ）前記多数の単位セルがそれぞれ１つのセル群にま
とめられておりかつ１つのセグメント（ＳＥ）を形成
し、 （ｅ）前記それぞれのセグメント（ＳＥ）はラテラル方
向においてその周縁が第１の導電型の周縁短絡領域（１
０，１５）によって取り囲まれており、かつ （ｆ）前記周縁短絡領域（１０，１５）は前記カソード
面から前記半導体サブストレート（１）に侵入しており
かつ前記カソード面に配設されているカソード接点
（２）に導電接続されている ことを特徴とするターンオフ可能なパワー半導体素子。 - 【請求項２】 （ａ）パワー半導体素子はＭＯＳ制御サ
イリスタＭＣＴとして形成されておりかつ単位セルはそ
れぞれＭＣＴセル（Ｍ１，…，Ｍ３；Ｍｎ）として形成
されており、 （ｂ）前記それぞれのＭＣＴセル（Ｍ１，…，Ｍ３；Ｍ
ｎ）内にカソード側において第２のベース層（６）に侵
入している、第２の導電型のエミッタ領域（１２）が設
けられており、該エミッタ領域はカソード面を介してカ
ソード接点（２）に接触接続されており、かつ （ｃ）前記それぞれのＭＣＴセル（Ｍ１，…，Ｍ３；Ｍ
ｎ）内にカソード側において、前記第２のベース層
（６）と前記カソード接点（２）との間の切換可能な短
絡を形成するＭＯＳ構造が設けられている 請求項１記載のターンオフ可能なパワー半導体素子。 - 【請求項３】 周縁短絡領域（１０，１５）は第２のベ
ース層（６）に侵入している請求項２記載のターンオフ
可能なパワー半導体素子。 - 【請求項４】 第２のベース層（６）はラテラルな広が
りにおいてそれぞれセグメント（ＳＥ）に制限されてお
りかつ前記セグメント（ＳＥ）の外側において第１のベ
ース層（７）がカソード面に現れており、かつ（ｂ）周
縁短絡領域（１５）は第１のベース層（７）に侵入して
いる請求項２記載のターンオフ可能なパワー半導体素
子。 - 【請求項５】 周縁短絡領域（１５）内にＭＯＳ制御さ
れる短絡（４，１５，１６，１７）が設けられており、
該短絡はカソード接点（２）と第１のベース層（７）と
の間に切換可能な接続を形成しかつ周縁短絡領域（１
５）と第１のベース層（７）とエミッタ層（８）と一緒
にＩＧＢＴ構造を形成する請求項４記載のターンオフ可
能なパワー半導体素子。 - 【請求項６】 ＭＯＳ制御される短絡（４，１５，１
６，１７）は、周縁短絡領域（１５）の、セグメントの
方の側にのみ形成されている請求項５記載のターンオフ
可能なパワー半導体素子。 - 【請求項７】 （ａ）ＭＯＳ制御される短絡はＩＧＢＴ
構造において第１の導電型のチャネル領域（１６）およ
び第２の導電型のソース領域（１７）を有しており、か
つ （ｂ）前記ソース領域（１７）はアイランド状に形成さ
れておりかつ多数の個別ＩＧＢＴセル（ＩＧＣ）を形成
している 請求項６記載のターンオフ可能なパワー半導体素子。 - 【請求項８】 周縁短絡領域（１０，１５）はアイラン
ド状または連続するストライプとして形成されている請
求項１から８までのいずれか１項記載のターンオフ可能
なパワー半導体素子。 - 【請求項９】 周縁短絡領域（１０，１５）は、個別セ
グメント（ＳＥ）を取り囲む格子を形成している請求項
１から７までのいずれか１項記載のターンオフ可能なパ
ワー半導体素子。 - 【請求項１０】 （ａ）周縁短絡領域（１０，１５）の
外側に、周縁終端領域（１１）、ガードリング（ＧＲ
１，ＧＲ２）の形または類似の形の周縁終端部（１８）
が設けられており、かつ （ｂ）セグメント（ＳＥ）によって形成された活性面
は、カソード側において外側がゲート金属化部（１９）
によって取り囲まれており、該金属化部はカソード
（Ｋ）とは分離されている 請求項１から９までのいずれか１項記載のターンオフ可
能なパワー半導体素子。 - 【請求項１１】 エミッタ層（８）はｐ+ドーピングさ
れており、第１のベース層（７）はｎ-ドーピングされ
ており、第２のベース層（６）はｐドーピングされてお
り、エミッタ領域（１２）はｎ+ドーピングされており
かつ周縁短絡領域（１０，１５）はｐ+ドーピングされ
ている請求項１から１０までのいずれか１項記載のター
ンオフ可能なパワー半導体素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4135411A DE4135411A1 (de) | 1991-10-26 | 1991-10-26 | Abschaltbares leistungshalbleiter-bauelement |
| DE4135411.7 | 1991-10-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226643A true JPH05226643A (ja) | 1993-09-03 |
Family
ID=6443521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4287195A Pending JPH05226643A (ja) | 1991-10-26 | 1992-10-26 | ターンオフ可能なパワー半導体素子 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5349213A (ja) |
| EP (1) | EP0539718B1 (ja) |
| JP (1) | JPH05226643A (ja) |
| DE (2) | DE4135411A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10156468A1 (de) | 2001-11-16 | 2003-05-28 | Eupec Gmbh & Co Kg | Halbleiterbauelement und Verfahren zum Kontaktieren eines solchen Halbleiterbauelements |
| WO2004102671A1 (en) * | 2003-05-19 | 2004-11-25 | Stmicroelectronics S.R.L. | Power device with high switching speed and manufacturing method thereof |
| US10146713B2 (en) * | 2012-06-28 | 2018-12-04 | David Schie | Direct drive LED driver and offline charge pump and method therefor |
| CN108417571B (zh) * | 2018-05-18 | 2024-08-13 | 北京时代华诺科技有限公司 | 一种mos控制晶闸管芯片 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4646117A (en) * | 1984-12-05 | 1987-02-24 | General Electric Company | Power semiconductor devices with increased turn-off current ratings and limited current density in peripheral portions |
| US4717940A (en) * | 1986-03-11 | 1988-01-05 | Kabushiki Kaisha Toshiba | MIS controlled gate turn-off thyristor |
| JPH067592B2 (ja) * | 1986-07-14 | 1994-01-26 | 株式会社日立製作所 | ゲ−トタ−ンオフサイリスタ |
| JPS6384067A (ja) * | 1986-09-27 | 1988-04-14 | Toshiba Corp | 半導体装置の製造方法 |
| JP2633545B2 (ja) * | 1987-02-09 | 1997-07-23 | 株式会社東芝 | 高耐圧プレーナ型半導体素子 |
| JP2557367B2 (ja) * | 1987-02-26 | 1996-11-27 | 株式会社東芝 | 絶縁ゲ−ト型自己タ−ンオフサイリスタ |
| ATE93654T1 (de) * | 1988-04-22 | 1993-09-15 | Asea Brown Boveri | Abschaltbares leistungshalbleiterbauelement. |
| US4958211A (en) * | 1988-09-01 | 1990-09-18 | General Electric Company | MCT providing turn-off control of arbitrarily large currents |
| DE3832709A1 (de) * | 1988-09-27 | 1990-03-29 | Asea Brown Boveri | Thyristor |
| JPH02291171A (ja) * | 1989-03-14 | 1990-11-30 | Siemens Ag | ゲートターンオフサイリスタおよびその製造方法 |
| EP0409010A1 (de) * | 1989-07-19 | 1991-01-23 | Asea Brown Boveri Ag | Abschaltbares Leistungshalbleiterbauelement |
| CH679962A5 (ja) * | 1989-08-10 | 1992-05-15 | Asea Brown Boveri | |
| WO1991003078A1 (en) * | 1989-08-17 | 1991-03-07 | Ixys Corporation | Insulated gate thyristor with gate turn on and turn off |
| JPH0795597B2 (ja) * | 1990-08-18 | 1995-10-11 | 三菱電機株式会社 | サイリスタおよびその製造方法 |
-
1991
- 1991-10-26 DE DE4135411A patent/DE4135411A1/de not_active Withdrawn
-
1992
- 1992-09-21 DE DE59209571T patent/DE59209571D1/de not_active Expired - Fee Related
- 1992-09-21 EP EP92116082A patent/EP0539718B1/de not_active Expired - Lifetime
- 1992-10-16 US US07/961,880 patent/US5349213A/en not_active Expired - Fee Related
- 1992-10-26 JP JP4287195A patent/JPH05226643A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0539718B1 (de) | 1998-11-25 |
| US5349213A (en) | 1994-09-20 |
| DE4135411A1 (de) | 1993-04-29 |
| EP0539718A1 (de) | 1993-05-05 |
| DE59209571D1 (de) | 1999-01-07 |
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