JPH0548083A - 電力用半導体素子 - Google Patents
電力用半導体素子Info
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- JPH0548083A JPH0548083A JP3200708A JP20070891A JPH0548083A JP H0548083 A JPH0548083 A JP H0548083A JP 3200708 A JP3200708 A JP 3200708A JP 20070891 A JP20070891 A JP 20070891A JP H0548083 A JPH0548083 A JP H0548083A
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- JP
- Japan
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- type
- base layer
- electrode
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Abstract
(57)【要約】
【目的】メサ構造を持つ電力用半導体素子のターンオフ
能力の向上を図ることを目的とする。 【構成】ｐ+ 型エミッタ層２、ｎ型バッファ層３、ｎ-
型ベース層４、ｐ型ベース層５およびｎ+ 型エミッタ層
６からなるｐｎｐｎ構造を基本とし、基板表面側は凹凸
が形成されて、その凸部表面にｎ+ 型エミッタ層６が形
成され、ｐ型エミッタ層２にアノード電極１が、ｎ+ 型
エミッタ層６にカソード電極１１が形成され、凹部のｐ
型ベース層５にゲート電極１０が形成されている。ｐ型
ベース層５の凹部側面から底面にかけてベース横方向抵
抗を低減するために高濃度のｐ+ 型層７が形成されてい
る。
能力の向上を図ることを目的とする。 【構成】ｐ+ 型エミッタ層２、ｎ型バッファ層３、ｎ-
型ベース層４、ｐ型ベース層５およびｎ+ 型エミッタ層
６からなるｐｎｐｎ構造を基本とし、基板表面側は凹凸
が形成されて、その凸部表面にｎ+ 型エミッタ層６が形
成され、ｐ型エミッタ層２にアノード電極１が、ｎ+ 型
エミッタ層６にカソード電極１１が形成され、凹部のｐ
型ベース層５にゲート電極１０が形成されている。ｐ型
ベース層５の凹部側面から底面にかけてベース横方向抵
抗を低減するために高濃度のｐ+ 型層７が形成されてい
る。
Description
【０００１】
【産業上の利用分野】本発明は、メサ構造を持つゲート
ターンオフサイリスタやバイポーラトランジスタ等の電
力用半導体素子に関する。
ターンオフサイリスタやバイポーラトランジスタ等の電
力用半導体素子に関する。
【０００２】
【従来の技術】ゲートターンオフサイリスタ（以下、Ｇ
ＴＯサイリスタと称する）は、ゲート電極にバイアスを
与えて、アノード電流の一部をゲート電流として外部に
排出することにより自己ターンオフを行う素子である。
この様なＧＴＯサイリスタにおいて、分割エミッタの面
とゲート電極面の間に段差を設けたメサ構造として、圧
接電極構造を用いたものが知られている。
ＴＯサイリスタと称する）は、ゲート電極にバイアスを
与えて、アノード電流の一部をゲート電流として外部に
排出することにより自己ターンオフを行う素子である。
この様なＧＴＯサイリスタにおいて、分割エミッタの面
とゲート電極面の間に段差を設けたメサ構造として、圧
接電極構造を用いたものが知られている。
【０００３】図７にその様な従来のＧＴＯサイリスタの
要部断面構造を示す。図の基板裏面から、ｐ+ 型エミッ
タ層２、ｎ型バッファ層３、ｎ- 型ベース層４、ｐ型ベ
ース層５およびｎ+ 型エミッタ層６からなるｐｎｐｎ構
造を有する。基板表面側は凹凸が形成されて、その凸部
表面にｎ+ 型エミッタ層６が形成され、凹部にはｐ型ベ
ース層５が露出している。ｐ型エミッタ層２にアノード
電極１が、ｎ+ 型エミッタ層６にカソード電極１１が形
成され、凹部のｐ型ベース層５にゲート電極１０が形成
されている。ゲート電極１０とカソード電極１１の間の
基板面は第１の絶縁膜８により覆われ、さらにゲート電
極１０は第２の絶縁膜９により覆われている。カソード
電極１１とゲート電極１０の間には段差があり、またゲ
ート電極１０上は絶縁膜９で覆われているため、カソー
ド電極１１を圧接電極により外部に接続することができ
る。
要部断面構造を示す。図の基板裏面から、ｐ+ 型エミッ
タ層２、ｎ型バッファ層３、ｎ- 型ベース層４、ｐ型ベ
ース層５およびｎ+ 型エミッタ層６からなるｐｎｐｎ構
造を有する。基板表面側は凹凸が形成されて、その凸部
表面にｎ+ 型エミッタ層６が形成され、凹部にはｐ型ベ
ース層５が露出している。ｐ型エミッタ層２にアノード
電極１が、ｎ+ 型エミッタ層６にカソード電極１１が形
成され、凹部のｐ型ベース層５にゲート電極１０が形成
されている。ゲート電極１０とカソード電極１１の間の
基板面は第１の絶縁膜８により覆われ、さらにゲート電
極１０は第２の絶縁膜９により覆われている。カソード
電極１１とゲート電極１０の間には段差があり、またゲ
ート電極１０上は絶縁膜９で覆われているため、カソー
ド電極１１を圧接電極により外部に接続することができ
る。
【０００４】この様なＧＴＯサイリスタにおいて、ゲー
ト電極１０のコンタクト位置からｎ型エミッタ層６の中
央部までのｐ型ベース層５の横方向抵抗が電流遮断能力
（ターンオフ能力）を決定する大きな要因であることが
知られている。ｐ型ベース層５の横方向抵抗が大きい
と、ターンオフの際のキャリア排出に伴うｐ型ベース層
５内の電圧降下によって、ｐ型ベース層５とｎ型エミッ
タ層６の間に順バイアスがかかり、ｎ型エミッタ層６か
らの電子注入が止まらずに素子がターンオフできない。
従ってｐ型ベース層５の横方向抵抗が小さい程、優れた
ターンオフ特性が得られることになる。
ト電極１０のコンタクト位置からｎ型エミッタ層６の中
央部までのｐ型ベース層５の横方向抵抗が電流遮断能力
（ターンオフ能力）を決定する大きな要因であることが
知られている。ｐ型ベース層５の横方向抵抗が大きい
と、ターンオフの際のキャリア排出に伴うｐ型ベース層
５内の電圧降下によって、ｐ型ベース層５とｎ型エミッ
タ層６の間に順バイアスがかかり、ｎ型エミッタ層６か
らの電子注入が止まらずに素子がターンオフできない。
従ってｐ型ベース層５の横方向抵抗が小さい程、優れた
ターンオフ特性が得られることになる。
【０００５】ところが、図７に示すようなメサ構造のＧ
ＴＯサイリスタでは、ベース電極１０のコンタクト位置
とｎ型エミッタ層６との間の距離が比較的長く、またｐ
型ベース層５が通常基板表面からの拡散により形成され
ているためにその底部の不純物濃度は低い。従ってゲー
ト電極１０のコンタクト位置からｎ型エミッタ層６の中
央部までのｐ型ベース層５の横方向抵抗が大きな値にな
り、十分なターンオフ能力が得られないという問題があ
った。
ＴＯサイリスタでは、ベース電極１０のコンタクト位置
とｎ型エミッタ層６との間の距離が比較的長く、またｐ
型ベース層５が通常基板表面からの拡散により形成され
ているためにその底部の不純物濃度は低い。従ってゲー
ト電極１０のコンタクト位置からｎ型エミッタ層６の中
央部までのｐ型ベース層５の横方向抵抗が大きな値にな
り、十分なターンオフ能力が得られないという問題があ
った。
【０００６】
【発明が解決しようとする課題】以上のように従来のメ
サ構造を持つＧＴＯサイリスタでは、ｐ型ベース層の横
方向抵抗が高く、高いターンオフ能力が得られないとい
う問題があった。同様の問題は、同様の構造を持つ他の
電力用半導体素子例えば、同様の分割エミッタ構造とメ
サ構造を持つバイポーラトランジスタにもある。本発明
は、この様な点に鑑みなされたもので、ターンオフ能力
を改善した電力用半導体素子を提供することを目的とす
る。
サ構造を持つＧＴＯサイリスタでは、ｐ型ベース層の横
方向抵抗が高く、高いターンオフ能力が得られないとい
う問題があった。同様の問題は、同様の構造を持つ他の
電力用半導体素子例えば、同様の分割エミッタ構造とメ
サ構造を持つバイポーラトランジスタにもある。本発明
は、この様な点に鑑みなされたもので、ターンオフ能力
を改善した電力用半導体素子を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】本発明に係る電力用半導
体素子は、高抵抗の第１導電型半導体層表面に第２導電
型ベース層が形成され、この第２導電型ベース層の表面
に凹凸が形成され、その凸部表面に第１導電型エミッタ
層が形成されてここにエミッタ電極が形成され、凹部に
制御電極が形成された基本構造を有し、凹部の側面およ
び底面に高濃度第２導電型層が形成されていることを特
徴とする。
体素子は、高抵抗の第１導電型半導体層表面に第２導電
型ベース層が形成され、この第２導電型ベース層の表面
に凹凸が形成され、その凸部表面に第１導電型エミッタ
層が形成されてここにエミッタ電極が形成され、凹部に
制御電極が形成された基本構造を有し、凹部の側面およ
び底面に高濃度第２導電型層が形成されていることを特
徴とする。
【０００８】
【作用】本発明によれば、素子表面の凸部に形成された
第１導電型エミッタ層とその周囲の凹部に形成された制
御電極の凹部側面、すなわちメサ側面に高濃度第２導電
型層が形成されているため、第２導電型ベース層の横方
向抵抗が小さいものとなる。従って高いターンオフ能力
を持つＧＴＯサイリスタやバイポーラトランジスタが得
られる。
第１導電型エミッタ層とその周囲の凹部に形成された制
御電極の凹部側面、すなわちメサ側面に高濃度第２導電
型層が形成されているため、第２導電型ベース層の横方
向抵抗が小さいものとなる。従って高いターンオフ能力
を持つＧＴＯサイリスタやバイポーラトランジスタが得
られる。
【０００９】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。図１は、本発明の一実施例に係るＧＴＯサイ
リスタの一つのカソード領域を示す平面図であり、図２
はそのＡ−Ａ′断面図である。
説明する。図１は、本発明の一実施例に係るＧＴＯサイ
リスタの一つのカソード領域を示す平面図であり、図２
はそのＡ−Ａ′断面図である。
【００１０】基板裏面から、ｐ+ 型エミッタ層２、ｎ型
バッファ層３、ｎ- 型ベース層４、ｐ型ベース層５およ
びｎ+ 型エミッタ層６からなるｐｎｐｎ構造を有する。
基板表面側は凹凸が形成されて、その凸部表面にｎ+ 型
エミッタ層６が形成され、凹部にはｐ型ベース層５が露
出している。ｐ型エミッタ層２にアノード電極１が、ｎ
+ 型エミッタ層６にカソード電極１１が形成され、凹部
のｐ型ベース層５にゲート電極１０が形成されている。
ゲート電極１０とカソード電極１１の間の基板面は第１
の絶縁膜８により覆われ、さらにゲート電極１０は第２
の絶縁膜９により覆われている。カソード電極１１とゲ
ート電極１０の間には段差があり、またゲート電極１０
上は絶縁膜９で覆われている。ここまでの基本構造は、
従来のものと変わらない。
バッファ層３、ｎ- 型ベース層４、ｐ型ベース層５およ
びｎ+ 型エミッタ層６からなるｐｎｐｎ構造を有する。
基板表面側は凹凸が形成されて、その凸部表面にｎ+ 型
エミッタ層６が形成され、凹部にはｐ型ベース層５が露
出している。ｐ型エミッタ層２にアノード電極１が、ｎ
+ 型エミッタ層６にカソード電極１１が形成され、凹部
のｐ型ベース層５にゲート電極１０が形成されている。
ゲート電極１０とカソード電極１１の間の基板面は第１
の絶縁膜８により覆われ、さらにゲート電極１０は第２
の絶縁膜９により覆われている。カソード電極１１とゲ
ート電極１０の間には段差があり、またゲート電極１０
上は絶縁膜９で覆われている。ここまでの基本構造は、
従来のものと変わらない。
【００１１】この実施例では、ｐ型ベース層５の凹部側
面から底面にかけて高濃度のｐ+ 型層７が形成されてい
る。またこの実施例では、凸部表面のｎ+ 型エミッタ層
６はｐ+ 型層７に直接接触しないように、凸部表面に選
択的に形成されている。
面から底面にかけて高濃度のｐ+ 型層７が形成されてい
る。またこの実施例では、凸部表面のｎ+ 型エミッタ層
６はｐ+ 型層７に直接接触しないように、凸部表面に選
択的に形成されている。
【００１２】図３は、この実施例によるＧＴＯサイリス
タの製造工程である。ｐ+ 型エミッタ層，ｎ型バッファ
層３，ｎ- 型ベース層４およびｐ型ベース層５のｐｎｐ
構造を周知の工程で形成した後、ｐ型ベース層５の表面
に第１のマスク材１２をパターン形成する（(a) ）。第
１のマスク材１２は、ｎ型エミッタ層形成領域およびゲ
ート電極形成領域に開口を有する。続いて、第１のマス
ク材１２に一部重ねて、ｎ型エミッタ層形成領域を覆う
ように第２のマスク材１３をパターン形成する（(b)
）。この状態で露出しているｐ型ベース層５をＲＩＥ
でエッチングして凹部を形成する（(c) ）。そして第
１，第２のマスク材１２，１３を残した状態で斜めイオ
ン注入を行って、凹部の側面および底面に高濃度のｐ+
型層７を形成する（(d) ）。
タの製造工程である。ｐ+ 型エミッタ層，ｎ型バッファ
層３，ｎ- 型ベース層４およびｐ型ベース層５のｐｎｐ
構造を周知の工程で形成した後、ｐ型ベース層５の表面
に第１のマスク材１２をパターン形成する（(a) ）。第
１のマスク材１２は、ｎ型エミッタ層形成領域およびゲ
ート電極形成領域に開口を有する。続いて、第１のマス
ク材１２に一部重ねて、ｎ型エミッタ層形成領域を覆う
ように第２のマスク材１３をパターン形成する（(b)
）。この状態で露出しているｐ型ベース層５をＲＩＥ
でエッチングして凹部を形成する（(c) ）。そして第
１，第２のマスク材１２，１３を残した状態で斜めイオ
ン注入を行って、凹部の側面および底面に高濃度のｐ+
型層７を形成する（(d) ）。
【００１３】続いて、第１，第２のマスク材１２，１３
のうち、第２のマスク材１３を除去し、改めて凹部を覆
う第３のマスク材１４をパターン形成する。そして第
１，第３のマスク材１２，１４を用いて不純物イオン注
入を行って、凸部表面に選択的にｎ+ 型エミッタ層６を
形成する（(e) ）。以上により拡層形成散工程は終了
し、その後マスク材をすべて除去して（(f) ）、電極形
成を行なう。
のうち、第２のマスク材１３を除去し、改めて凹部を覆
う第３のマスク材１４をパターン形成する。そして第
１，第３のマスク材１２，１４を用いて不純物イオン注
入を行って、凸部表面に選択的にｎ+ 型エミッタ層６を
形成する（(e) ）。以上により拡層形成散工程は終了
し、その後マスク材をすべて除去して（(f) ）、電極形
成を行なう。
【００１４】この実施例のＧＴＯサイリスタでは、凹凸
をもって形成されたｐ型ベース層５の凹部側面から底面
にかけてｐ+ 型層７が形成されているために、ｐ型ベー
ス層６の横方向抵抗が小さいものとなる。これにより、
高いターンオフ能力が得られる。またこの実施例では、
ｎ+ 型エミッタ層６が、ｐ+ 型層７とが直接接触しない
ように凸部表面に選択的に形成されており、したがって
ｐ+ 型層７を形成したことによるエミッタ・ベース間耐
圧の低下もない。
をもって形成されたｐ型ベース層５の凹部側面から底面
にかけてｐ+ 型層７が形成されているために、ｐ型ベー
ス層６の横方向抵抗が小さいものとなる。これにより、
高いターンオフ能力が得られる。またこの実施例では、
ｎ+ 型エミッタ層６が、ｐ+ 型層７とが直接接触しない
ように凸部表面に選択的に形成されており、したがって
ｐ+ 型層７を形成したことによるエミッタ・ベース間耐
圧の低下もない。
【００１５】図４は、別の実施例のＧＴＯサイリスタの
断面図を、図２に対応させて示している。この実施例で
は、先の実施例と異なり、ｐ型ベース層５がゲート電極
形成部の凹部より浅く形成されている。
断面図を、図２に対応させて示している。この実施例で
は、先の実施例と異なり、ｐ型ベース層５がゲート電極
形成部の凹部より浅く形成されている。
【００１６】この様な構造であっても、凹部の側面から
底面にわたって高濃度のｐ+ 型層７が形成されるから、
ｐ型ベース層５に対するバイアス印加は問題なく、ｐ+
型層７により低い横方向抵抗が得られる。またこの実施
例の構造を採用すると、ｐ型ベース層５の形成のための
不純物拡散時間が短縮できる。
底面にわたって高濃度のｐ+ 型層７が形成されるから、
ｐ型ベース層５に対するバイアス印加は問題なく、ｐ+
型層７により低い横方向抵抗が得られる。またこの実施
例の構造を採用すると、ｐ型ベース層５の形成のための
不純物拡散時間が短縮できる。
【００１７】図５は、さらに別の実施例のＧＴＯサイリ
スタの要部断面構造を、図２に対応させて示している。
この実施例では、ｎ+ 型エミッタ層６が凸部表面全面に
形成されており、したがってｐ+ 型層７と直接接触して
いる。
スタの要部断面構造を、図２に対応させて示している。
この実施例では、ｎ+ 型エミッタ層６が凸部表面全面に
形成されており、したがってｐ+ 型層７と直接接触して
いる。
【００１８】この実施例の構造では、図２の実施例のも
のに比べて耐圧が低くなるが、エミッタ面積が広くな
る。耐圧とオン電圧との兼ね合いで、先の実施例ほどの
耐圧が要求されない場合にはこの実施例のようにするこ
ともできる。
のに比べて耐圧が低くなるが、エミッタ面積が広くな
る。耐圧とオン電圧との兼ね合いで、先の実施例ほどの
耐圧が要求されない場合にはこの実施例のようにするこ
ともできる。
【００１９】図６は、本発明をバイポーラトランジスタ
に適用した実施例の要部断面構造である。基板裏面か
ら、ｎ+ 型コレクタ・コンタクト層２２，高抵抗のｎ-
型コレクタ層２３、ｐ型ベース層２４およびｎ+ 型エミ
ッタ層２５のｎｐｎ構造を有する。これは、図２のＧＴ
Ｏサイリスタのｐ+ 型エミッタ層２がない状態と同じで
ある。ｐ型ベース層２４は表面に凹凸加工がなされて、
ｎ+ 型エミッタ層２５はその凸部に形成されている。そ
してＧＴＯサイリスタの場合と同様に凹部側面から底面
に渡って高濃度のｐ+ 型層２６が形成されている。エミ
ッタ側表面は絶縁膜２７で覆われ、これに開口が開けら
れてエミッタ電極２９，ベース電極２８が形成されてい
る。ベース電極２８上はさらに絶縁膜３０で覆われてい
る。ｎ+ 型コレクタ・コンタクト層２２にはコレクタ電
極２１が形成されている。
に適用した実施例の要部断面構造である。基板裏面か
ら、ｎ+ 型コレクタ・コンタクト層２２，高抵抗のｎ-
型コレクタ層２３、ｐ型ベース層２４およびｎ+ 型エミ
ッタ層２５のｎｐｎ構造を有する。これは、図２のＧＴ
Ｏサイリスタのｐ+ 型エミッタ層２がない状態と同じで
ある。ｐ型ベース層２４は表面に凹凸加工がなされて、
ｎ+ 型エミッタ層２５はその凸部に形成されている。そ
してＧＴＯサイリスタの場合と同様に凹部側面から底面
に渡って高濃度のｐ+ 型層２６が形成されている。エミ
ッタ側表面は絶縁膜２７で覆われ、これに開口が開けら
れてエミッタ電極２９，ベース電極２８が形成されてい
る。ベース電極２８上はさらに絶縁膜３０で覆われてい
る。ｎ+ 型コレクタ・コンタクト層２２にはコレクタ電
極２１が形成されている。
【００２０】この実施例のｎｐｎトランジスタの場合も
ＧＴＯサイリスタと同様に、定常オン状態で過剰ホール
が蓄積されるので、ターンオフ時にはゲート電極による
過剰ホール排出という動作が必要となる。したがって、
ｐ+ 型層２６を形成すればベース抵抗が低減して過剰ホ
ールの排出が高速に行われて、高速ターンオフが可能に
なる。
ＧＴＯサイリスタと同様に、定常オン状態で過剰ホール
が蓄積されるので、ターンオフ時にはゲート電極による
過剰ホール排出という動作が必要となる。したがって、
ｐ+ 型層２６を形成すればベース抵抗が低減して過剰ホ
ールの排出が高速に行われて、高速ターンオフが可能に
なる。
【００２１】
【発明の効果】以上詳細に説明したように本発明によれ
ば、メサ構造を持つ分割エミッタ型の電力用半導体素子
の凹部側面から底面に渡って高濃度層を形成することに
よって、高いターンオフ能力を実現することができる。
ば、メサ構造を持つ分割エミッタ型の電力用半導体素子
の凹部側面から底面に渡って高濃度層を形成することに
よって、高いターンオフ能力を実現することができる。
【図１】本発明の一実施例に係るＧＴＯサイリスタの要
部平面図。
部平面図。
【図２】図１のＡ−Ａ′断面図。
【図３】同実施例の製造工程を説明するための断面図。
【図４】別の実施例のＧＴＯサイリスタの要部断面図。
【図５】別の実施例のＧＴＯサイリスタの要部断面図。
【図６】別の実施例のバイポーラトランジスタの要部断
面図。
面図。
【図７】従来のＧＴＯサイリスタの要部断面図。
１…アノード電極、 ２…ｐ+ 型エミッタ層、 ３…ｎ型バッファ層、 ４…ｎ- 型ベース層、 ５…ｐ型ベース層、 ６…ｎ+ 型エミッタ層、 ７…ｐ+ 型層、 ８，９…絶縁膜、 １０…ゲート電極、 １１…カソード電極、 ２１…コレクタ電極、 ２２…ｎ+ 型コレクタ・コンタクト層、 ２３…ｎ- 型コレクタ層、 ２４…ｐ型ベース層、 ２５…ｎ+ 型エミッタ層、 ２６…ｐ+ 型層、 ２９…エミッタ電極、 ３０…ベース電極。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/74 Ｂ 7013−4Ｍ Ｊ 7013−4Ｍ
Claims (1)
- 【請求項１】高抵抗の第１導電型半導体層表面に第２導
電型ベース層が形成され、この第２導電型ベース層の表
面に凹凸が形成され、その凸部表面に第１導電型エミッ
タ層が形成されてここにエミッタ電極が形成され、凹部
に制御電極が形成された電力用半導体素子において、前
記凹部の側面および底面に高濃度第２導電型層が形成さ
れていることを特徴とする電力用半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3200708A JPH0548083A (ja) | 1991-08-09 | 1991-08-09 | 電力用半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3200708A JPH0548083A (ja) | 1991-08-09 | 1991-08-09 | 電力用半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548083A true JPH0548083A (ja) | 1993-02-26 |
Family
ID=16428905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3200708A Pending JPH0548083A (ja) | 1991-08-09 | 1991-08-09 | 電力用半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548083A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031584A (ja) * | 2001-07-16 | 2003-01-31 | Toshiba Corp | 半導体素子 |
| JP2004516655A (ja) * | 2000-12-11 | 2004-06-03 | クリー インコーポレイテッド | 炭化ケイ素中の自己整合バイポーラ接合トランジスタの製造方法およびそれにより作製されるデバイス |
| WO2004090990A1 (ja) * | 2003-04-09 | 2004-10-21 | The Kansai Electric Power Co., Inc. | ゲートターンオフサイリスタ |
| JP2013515365A (ja) * | 2009-12-22 | 2013-05-02 | アーベーベー・テヒノロギー・アーゲー | パワー半導体デバイス |
-
1991
- 1991-08-09 JP JP3200708A patent/JPH0548083A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004516655A (ja) * | 2000-12-11 | 2004-06-03 | クリー インコーポレイテッド | 炭化ケイ素中の自己整合バイポーラ接合トランジスタの製造方法およびそれにより作製されるデバイス |
| JP2003031584A (ja) * | 2001-07-16 | 2003-01-31 | Toshiba Corp | 半導体素子 |
| WO2004090990A1 (ja) * | 2003-04-09 | 2004-10-21 | The Kansai Electric Power Co., Inc. | ゲートターンオフサイリスタ |
| JP2013515365A (ja) * | 2009-12-22 | 2013-05-02 | アーベーベー・テヒノロギー・アーゲー | パワー半導体デバイス |
| EP2517249B1 (en) * | 2009-12-22 | 2019-01-30 | ABB Schweiz AG | Integrated gate commutated power thyristor |
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