JPH05227009A - バイポーラ論理回路 - Google Patents
バイポーラ論理回路Info
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- JPH05227009A JPH05227009A JP2390392A JP2390392A JPH05227009A JP H05227009 A JPH05227009 A JP H05227009A JP 2390392 A JP2390392 A JP 2390392A JP 2390392 A JP2390392 A JP 2390392A JP H05227009 A JPH05227009 A JP H05227009A
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Abstract
(57)【要約】
【目的】アクティブ・プルダウン方式のエミッタホロア
回路からなる出力回路部を設けて構成されるＥＣＬ回路
に関し、出力論理信号のＨレベルからＬレベルへの反転
を短時間で行い、高速化を図ることができると共に、出
力論理信号をＨレベルからＬレベルに反転させる場合、
配線容量が小さい場合であっても、出力論理信号にアン
ダーシュートが発生しないようにする。 【構成】微分回路４２をコンデンサ２１とＪーＦＥＴ４
１で構成し、アクティブ・プルダウン用のトランジスタ
２０をして、配線容量９の大きさに対応した必要な時間
だけ、アクティブ・プルダウン動作を行わせ、必要以上
のアクティブ・プルダウン動作を行わせないようにす
る。
回路からなる出力回路部を設けて構成されるＥＣＬ回路
に関し、出力論理信号のＨレベルからＬレベルへの反転
を短時間で行い、高速化を図ることができると共に、出
力論理信号をＨレベルからＬレベルに反転させる場合、
配線容量が小さい場合であっても、出力論理信号にアン
ダーシュートが発生しないようにする。 【構成】微分回路４２をコンデンサ２１とＪーＦＥＴ４
１で構成し、アクティブ・プルダウン用のトランジスタ
２０をして、配線容量９の大きさに対応した必要な時間
だけ、アクティブ・プルダウン動作を行わせ、必要以上
のアクティブ・プルダウン動作を行わせないようにす
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＥＣＬ回路（emitter-
coupled logic）等のバイポーラ論理回路、詳しくは、
アクティブ・プルダウン方式のエミッタホロア回路から
なる出力回路部を設けて構成されるバイポーラ論理回路
に関する。
coupled logic）等のバイポーラ論理回路、詳しくは、
アクティブ・プルダウン方式のエミッタホロア回路から
なる出力回路部を設けて構成されるバイポーラ論理回路
に関する。
【０００２】バイポーラ論理回路を搭載してなるバイポ
ーラ集積回路は、大型計算機や、計測器等に使用されて
いるが、これら大型計算機や、計測器では、高速動作が
要求されるため、バイポーラ集積回路に対して、回路の
基本遅延時間のみならず、配線遅延時間についても、そ
の短縮が要求されている。
ーラ集積回路は、大型計算機や、計測器等に使用されて
いるが、これら大型計算機や、計測器では、高速動作が
要求されるため、バイポーラ集積回路に対して、回路の
基本遅延時間のみならず、配線遅延時間についても、そ
の短縮が要求されている。
【０００３】
【従来の技術】従来、ＥＣＬ回路として、例えば、図４
に示すような２入力のＯＲ回路が知られている。
に示すような２入力のＯＲ回路が知られている。
【０００４】図中、１はＧＮＤ（接地）電圧に設定され
るＧＮＤ線、２は負の電源電圧ＶＥＥ、例えば、−５.
２［Ｖ］を供給するＶＥＥ電源線、３、４は入力論理信
号Ａ１、Ａ２が入力される入力端子、５は入力論理信号
Ａ１、Ａ２をＯＲ処理する論理処理回路部、６は出力論
理信号Ｘを出力する出力回路部、７は出力論理信号Ｘが
出力される出力端子、８は負荷側の配線、９はその配線
容量である。
るＧＮＤ線、２は負の電源電圧ＶＥＥ、例えば、−５.
２［Ｖ］を供給するＶＥＥ電源線、３、４は入力論理信
号Ａ１、Ａ２が入力される入力端子、５は入力論理信号
Ａ１、Ａ２をＯＲ処理する論理処理回路部、６は出力論
理信号Ｘを出力する出力回路部、７は出力論理信号Ｘが
出力される出力端子、８は負荷側の配線、９はその配線
容量である。
【０００５】ここに、論理処理回路部５は差動増幅回路
で構成されており、１０、１１は入力端子３、４を介し
て入力論理信号Ａ１、Ａ２が供給されるトランジスタ、
１２は基準電圧Ｖrefが入力される基準電圧入力端子、
１３は基準電圧入力端子１２を介して基準電圧Ｖrefが
供給されるトランジスタ、１４は定電流源をなすトラン
ジスタ、１５はトランジスタ１４に供給すべきバイアス
電圧ＶＢが入力されるバイアス電圧入力端子、１６〜１
８は抵抗である。
で構成されており、１０、１１は入力端子３、４を介し
て入力論理信号Ａ１、Ａ２が供給されるトランジスタ、
１２は基準電圧Ｖrefが入力される基準電圧入力端子、
１３は基準電圧入力端子１２を介して基準電圧Ｖrefが
供給されるトランジスタ、１４は定電流源をなすトラン
ジスタ、１５はトランジスタ１４に供給すべきバイアス
電圧ＶＢが入力されるバイアス電圧入力端子、１６〜１
８は抵抗である。
【０００６】また、出力回路部６は、アクティブ・プル
ダウン方式のエミッタホロア回路で構成されており、１
９は出力用のトランジスタ、２０はアクティブ・プルダ
ウン用のトランジスタ、２１はコンデンサ、２２、２３
は抵抗、２４はダイオードである。なお、コンデンサ２
１と抵抗２２とで微分回路２５が構成され、抵抗２３と
ダイオード２４とでトランジスタ２０にバイアス電圧を
供給するバイアス回路２６が構成されている。
ダウン方式のエミッタホロア回路で構成されており、１
９は出力用のトランジスタ、２０はアクティブ・プルダ
ウン用のトランジスタ、２１はコンデンサ、２２、２３
は抵抗、２４はダイオードである。なお、コンデンサ２
１と抵抗２２とで微分回路２５が構成され、抵抗２３と
ダイオード２４とでトランジスタ２０にバイアス電圧を
供給するバイアス回路２６が構成されている。
【０００７】このＥＣＬ回路においては、入力論理信号
Ａ１、Ａ２が共にＬレベルの場合、トランジスタ１０、
１１がＯＦＦ、トランジスタ１３がＯＮとなり、ノード
２７はＨレベル、ノード２８はＬレベルとなる。この結
果、出力論理信号Ｘとして、Ｈレベルが出力される。
Ａ１、Ａ２が共にＬレベルの場合、トランジスタ１０、
１１がＯＦＦ、トランジスタ１３がＯＮとなり、ノード
２７はＨレベル、ノード２８はＬレベルとなる。この結
果、出力論理信号Ｘとして、Ｈレベルが出力される。
【０００８】これに対し、入力論理信号Ａ１、Ａ２のい
ずれか一方又は両方がＨレベルの場合、トランジスタ１
０、１１のいずれか一方又は両方がＯＮ、トランジスタ
１３がＯＦＦとなり、ノード２７はＬレベル、ノード２
８はＨレベルとなる。この結果、出力論理信号Ｘとし
て、Ｌレベルが出力される。
ずれか一方又は両方がＨレベルの場合、トランジスタ１
０、１１のいずれか一方又は両方がＯＮ、トランジスタ
１３がＯＦＦとなり、ノード２７はＬレベル、ノード２
８はＨレベルとなる。この結果、出力論理信号Ｘとし
て、Ｌレベルが出力される。
【０００９】このＥＣＬ回路は、入力論理信号Ａ１、Ａ
２が共にＬレベルの状態から、そのいずれか一方又は両
方がＨレベルに反転する場合、ノード２８のレベルが図
５−ａに示すようにＬレベルからＨレベルに反転するこ
とから、このノード２８に出力される電圧を微分回路２
５によって、図５−ｂに示すように微分して、これをト
ランジスタ２０のベースに印加し、トランジスタ２０の
電流吸引能力を一時的に大きくし、トランジスタ２０を
してアクティブ・プルダウン動作を行わせ、図５−ｃに
示すように、出力論理信号ＸのＨレベルからＬレベルへ
の反転を短時間で行い、高速化を図るというものであ
る。
２が共にＬレベルの状態から、そのいずれか一方又は両
方がＨレベルに反転する場合、ノード２８のレベルが図
５−ａに示すようにＬレベルからＨレベルに反転するこ
とから、このノード２８に出力される電圧を微分回路２
５によって、図５−ｂに示すように微分して、これをト
ランジスタ２０のベースに印加し、トランジスタ２０の
電流吸引能力を一時的に大きくし、トランジスタ２０を
してアクティブ・プルダウン動作を行わせ、図５−ｃに
示すように、出力論理信号ＸのＨレベルからＬレベルへ
の反転を短時間で行い、高速化を図るというものであ
る。
【００１０】
【発明が解決しようとする課題】このように、この従来
のＥＣＬ回路においては、出力論理信号ＸがＨレベルか
らＬレベルに反転する場合、トランジスタ２０のベース
電圧は、図５−ｂに示すように、一時的に上昇するが、
この一時的に上昇したトランジスタ２０のベース電圧
は、コンデンサ２１の容量値と抵抗２２の抵抗値で決ま
る微分回路２５の時定数によって決定される一定時間Ｔ
をかけて、バイアス回路２６から供給される通常のバイ
アス電圧に復帰することになる。
のＥＣＬ回路においては、出力論理信号ＸがＨレベルか
らＬレベルに反転する場合、トランジスタ２０のベース
電圧は、図５−ｂに示すように、一時的に上昇するが、
この一時的に上昇したトランジスタ２０のベース電圧
は、コンデンサ２１の容量値と抵抗２２の抵抗値で決ま
る微分回路２５の時定数によって決定される一定時間Ｔ
をかけて、バイアス回路２６から供給される通常のバイ
アス電圧に復帰することになる。
【００１１】この結果、出力論理信号ＸがＨレベルから
Ｌレベルに反転する場合、トランジスタ２０は、配線容
量９の大きさに関係なく、一定時間Ｔの間、電流を引き
続けることになり、このため、配線容量９が小さい場合
には、トランジスタ１９からも電流を引いてしまい、図
５−ｃに破線２９で示すように、出力論理信号Ｘにアン
ダーシュートが発生してしまう場合があるという問題点
があった。
Ｌレベルに反転する場合、トランジスタ２０は、配線容
量９の大きさに関係なく、一定時間Ｔの間、電流を引き
続けることになり、このため、配線容量９が小さい場合
には、トランジスタ１９からも電流を引いてしまい、図
５−ｃに破線２９で示すように、出力論理信号Ｘにアン
ダーシュートが発生してしまう場合があるという問題点
があった。
【００１２】本発明は、かかる点に鑑み、出力論理信号
のＨレベルからＬレベルへの反転を短時間で行い、高速
化を図ることができると共に、出力論理信号をＨレベル
からＬレベルに反転させる場合、配線容量が小さい場合
であっても、出力論理信号にアンダーシュートが発生し
ないようにしたバイポーラ論理回路を提供することを目
的とする。
のＨレベルからＬレベルへの反転を短時間で行い、高速
化を図ることができると共に、出力論理信号をＨレベル
からＬレベルに反転させる場合、配線容量が小さい場合
であっても、出力論理信号にアンダーシュートが発生し
ないようにしたバイポーラ論理回路を提供することを目
的とする。
【００１３】
【課題を解決するための手段】図１は本発明の原理説明
図であり、図中、３０は一の入力論理信号Ａ１又は複数
の入力論理信号Ａ１、Ａ２・・・Ａｎを論理処理する論
理処理回路部、３１は出力回路部、３２は出力端子、３
３は負荷側の配線容量である。
図であり、図中、３０は一の入力論理信号Ａ１又は複数
の入力論理信号Ａ１、Ａ２・・・Ａｎを論理処理する論
理処理回路部、３１は出力回路部、３２は出力端子、３
３は負荷側の配線容量である。
【００１４】ここに、出力回路部３１は、トランジスタ
３４、３５と、微分回路３６とを設けて構成されてお
り、トランジスタ３４は、そのコレクタを電源線３７に
接続され、そのベースに、論理処理回路部３０から出力
される論理信号Ｓが供給されるように構成されている。
３４、３５と、微分回路３６とを設けて構成されてお
り、トランジスタ３４は、そのコレクタを電源線３７に
接続され、そのベースに、論理処理回路部３０から出力
される論理信号Ｓが供給されるように構成されている。
【００１５】また、トランジスタ３５は、そのコレクタ
をトランジスタ３４のエミッタに接続され、そのエミッ
タを電源線３７よりも低電圧を供給する電源線３８に接
続され、そのベースに、論理処理回路部３０から出力さ
れる論理信号Ｓと逆相の論理信号Ｓバーが微分回路３６
を介して供給されるように構成されている。
をトランジスタ３４のエミッタに接続され、そのエミッ
タを電源線３７よりも低電圧を供給する電源線３８に接
続され、そのベースに、論理処理回路部３０から出力さ
れる論理信号Ｓと逆相の論理信号Ｓバーが微分回路３６
を介して供給されるように構成されている。
【００１６】また、微分回路３６は、コンデンサ３９
と、可変抵抗素子４０で構成されており、可変抵抗素子
４０は、出力論理信号Ｘの電圧により制御され、出力論
理信号ＸがＨレベルの場合、最大値を取り、出力論理信
号ＸがＬレベルの場合に、最小値を取るというものであ
る。
と、可変抵抗素子４０で構成されており、可変抵抗素子
４０は、出力論理信号Ｘの電圧により制御され、出力論
理信号ＸがＨレベルの場合、最大値を取り、出力論理信
号ＸがＬレベルの場合に、最小値を取るというものであ
る。
【００１７】
【作用】本発明においては、出力論理信号ＸがＨレベル
からＬレベルに反転する場合、即ち、論理信号ＳがＨレ
ベルからＬレベルに反転する場合、論理信号Ｓバーは、
ＬレベルからＨレベルに反転する。
からＬレベルに反転する場合、即ち、論理信号ＳがＨレ
ベルからＬレベルに反転する場合、論理信号Ｓバーは、
ＬレベルからＨレベルに反転する。
【００１８】この結果、トランジスタ３５のベース電圧
は、微分回路３６を介して一時的に上昇し、トランジス
タ３５の電流吸引能力が一時的に大きくされ、トランジ
スタ３５は、アクティブ・プルダウン動作を行い、出力
論理信号ＸのＨレベルからＬレベルへの反転が短時間で
行われる。
は、微分回路３６を介して一時的に上昇し、トランジス
タ３５の電流吸引能力が一時的に大きくされ、トランジ
スタ３５は、アクティブ・プルダウン動作を行い、出力
論理信号ＸのＨレベルからＬレベルへの反転が短時間で
行われる。
【００１９】また、本発明において、微分回路３６を構
成する抵抗として、出力論理信号Ｘの電圧に制御され、
出力論理信号ＸがＨレベルの場合、最大値を取り、出力
論理信号ＸがＬレベルの場合に、最小値を取る可変抵抗
素子４０を使用している。
成する抵抗として、出力論理信号Ｘの電圧に制御され、
出力論理信号ＸがＨレベルの場合、最大値を取り、出力
論理信号ＸがＬレベルの場合に、最小値を取る可変抵抗
素子４０を使用している。
【００２０】この結果、微分回路３６の時定数は出力論
理信号Ｘの電圧に依存し、出力論理信号ＸがＨレベルか
らＬレベルに反転する場合において一時的に上昇したト
ランジスタ３５のベース電圧は配線容量３３の大きさに
対応した時間で下降し、トランジスタ３５は、配線容量
３３の大きさに対応した必要な時間だけ、アクティブ・
プルダウン動作を行うことになる。
理信号Ｘの電圧に依存し、出力論理信号ＸがＨレベルか
らＬレベルに反転する場合において一時的に上昇したト
ランジスタ３５のベース電圧は配線容量３３の大きさに
対応した時間で下降し、トランジスタ３５は、配線容量
３３の大きさに対応した必要な時間だけ、アクティブ・
プルダウン動作を行うことになる。
【００２１】したがって、出力論理信号ＸがＨレベルか
らＬレベルに反転する場合、配線容量３３が小さい場合
であっても、トランジスタ３５は、トランジスタ３４か
ら電流を引くことはなく、出力論理信号Ｘにアンダーシ
ュートは発生しない。
らＬレベルに反転する場合、配線容量３３が小さい場合
であっても、トランジスタ３５は、トランジスタ３４か
ら電流を引くことはなく、出力論理信号Ｘにアンダーシ
ュートは発生しない。
【００２２】
【実施例】以下、図２及び図３を参照して、本発明の一
実施例について、本発明をＥＣＬ回路からなる２入力の
ＯＲ回路に適用した場合を例にして説明する。なお、図
２において、図４に対応する部分には同一符号を付し、
その重複説明は省略する。
実施例について、本発明をＥＣＬ回路からなる２入力の
ＯＲ回路に適用した場合を例にして説明する。なお、図
２において、図４に対応する部分には同一符号を付し、
その重複説明は省略する。
【００２３】図２は本発明の一実施例を示す回路図であ
り、本実施例は、コンデンサ２１及びＰチャネルのＪー
ＦＥＴ（junction ＦＥＴ：接合形電界効果トランジス
タ）４１からなる微分回路４２を設け、その他について
は、図４に示す従来のＥＣＬ回路と同様に構成したもの
である。
り、本実施例は、コンデンサ２１及びＰチャネルのＪー
ＦＥＴ（junction ＦＥＴ：接合形電界効果トランジス
タ）４１からなる微分回路４２を設け、その他について
は、図４に示す従来のＥＣＬ回路と同様に構成したもの
である。
【００２４】なお、Ｊ−ＦＥＴ４１は、そのドレインを
トランジスタ２０のベースに接続され、そのソースを抵
抗２３とダイオード２４との接続点であるノード４３に
接続され、そのゲートに出力論理信号Ｘが供給されるよ
うに構成されている。
トランジスタ２０のベースに接続され、そのソースを抵
抗２３とダイオード２４との接続点であるノード４３に
接続され、そのゲートに出力論理信号Ｘが供給されるよ
うに構成されている。
【００２５】かかる本実施例においては、入力論理信号
Ａ１、Ａ２が共にＬレベルの場合、トランジスタ１０、
１１がＯＦＦ、トランジスタ１３がＯＮとなり、ノード
２７はＨレベル、ノード２８はＬレベルとなる。この結
果、出力論理信号Ｘとして、Ｈレベルが出力される。
Ａ１、Ａ２が共にＬレベルの場合、トランジスタ１０、
１１がＯＦＦ、トランジスタ１３がＯＮとなり、ノード
２７はＨレベル、ノード２８はＬレベルとなる。この結
果、出力論理信号Ｘとして、Ｈレベルが出力される。
【００２６】これに対し、入力論理信号Ａ１、Ａ２のい
ずれか一方又は両方がＨレベルの場合、トランジスタ１
０、１１のいずれか一方又は両方がＯＮ、トランジスタ
１３がＯＦＦとなり、ノード２７はＬレベル、ノード２
８はＨレベルとなる。この結果、出力論理信号Ｘとし
て、Ｌレベルが出力される。
ずれか一方又は両方がＨレベルの場合、トランジスタ１
０、１１のいずれか一方又は両方がＯＮ、トランジスタ
１３がＯＦＦとなり、ノード２７はＬレベル、ノード２
８はＨレベルとなる。この結果、出力論理信号Ｘとし
て、Ｌレベルが出力される。
【００２７】ここに、入力論理信号Ａ１、Ａ２が共にＬ
レベルの状態から、そのいずれか一方又は両方がＨレベ
ルに反転する場合、ノード２８のレベルは、図３−ａに
示すように、ＬレベルからＨレベルに反転する。
レベルの状態から、そのいずれか一方又は両方がＨレベ
ルに反転する場合、ノード２８のレベルは、図３−ａに
示すように、ＬレベルからＨレベルに反転する。
【００２８】そして、このノード２８に出力される電圧
は、微分回路４２によって図３−ｂに示すように微分さ
れ、これがトランジスタ２０のベースに印加され、トラ
ンジスタ２０の電流吸引能力が一時的に大きくされる。
この結果、トランジスタ２０はアクティブ・プルダウン
動作を行い、図３−ｃに示すように、出力論理信号Ｘの
ＨレベルからＬレベルへの反転が短時間で行われ、高速
化が図られる。
は、微分回路４２によって図３−ｂに示すように微分さ
れ、これがトランジスタ２０のベースに印加され、トラ
ンジスタ２０の電流吸引能力が一時的に大きくされる。
この結果、トランジスタ２０はアクティブ・プルダウン
動作を行い、図３−ｃに示すように、出力論理信号Ｘの
ＨレベルからＬレベルへの反転が短時間で行われ、高速
化が図られる。
【００２９】また、本実施例においては、出力論理信号
ＸがＨレベルからＬレベルに反転する場合、トランジス
タ２０のベース電圧は、図３−ｂに示すように、一時的
に上昇するが、この一時的に上昇したトランジスタ２０
のベース電圧は、コンデンサ２１の容量値及びＪ−ＦＥ
Ｔ４１のＯＮ抵抗値で決まる微分回路４２の時定数によ
って決定される時間をかけて、バイアス回路２６から供
給される通常のバイアス電圧に下降する。
ＸがＨレベルからＬレベルに反転する場合、トランジス
タ２０のベース電圧は、図３−ｂに示すように、一時的
に上昇するが、この一時的に上昇したトランジスタ２０
のベース電圧は、コンデンサ２１の容量値及びＪ−ＦＥ
Ｔ４１のＯＮ抵抗値で決まる微分回路４２の時定数によ
って決定される時間をかけて、バイアス回路２６から供
給される通常のバイアス電圧に下降する。
【００３０】ここに、Ｊ−ＦＥＴ４１のＯＮ抵抗値は、
そのゲートに供給される出力論理信号Ｘの電圧に依存し
て変化するが、このＪ−ＦＥＴ４１は、ＰチャネルのＪ
−ＦＥＴであるから、そのＯＮ抵抗値は、出力論理信号
ＸがＨレベルの場合、最大値を取り、出力論理信号Ｘが
Ｌレベルの場合、最小値を取ることになる。
そのゲートに供給される出力論理信号Ｘの電圧に依存し
て変化するが、このＪ−ＦＥＴ４１は、ＰチャネルのＪ
−ＦＥＴであるから、そのＯＮ抵抗値は、出力論理信号
ＸがＨレベルの場合、最大値を取り、出力論理信号Ｘが
Ｌレベルの場合、最小値を取ることになる。
【００３１】したがって、コンデンサ２１の容量値及び
Ｊ−ＦＥＴ４１のＯＮ抵抗値で決定される微分回路４２
の時定数も、出力論理信号Ｘの電圧に依存して変化し、
出力論理信号ＸがＨレベルの場合、最大値を取り、出力
論理信号ＸがＬレベルの場合に、最小値を取ることにな
る。
Ｊ−ＦＥＴ４１のＯＮ抵抗値で決定される微分回路４２
の時定数も、出力論理信号Ｘの電圧に依存して変化し、
出力論理信号ＸがＨレベルの場合、最大値を取り、出力
論理信号ＸがＬレベルの場合に、最小値を取ることにな
る。
【００３２】この結果、出力論理信号ＸがＨレベルから
Ｌレベルに反転する場合において、一時的に上昇したト
ランジスタ２０のベース電圧は、その下降開始時、微分
回路４２の時定数が最大値にあることから、制御される
範囲内で最も緩やかに下降し、トランジスタ２０は、そ
の電流供給能力が最も大きくされた状態でアクティブ・
プルダウン動作を行い、負荷側から電流を引くことにな
る。
Ｌレベルに反転する場合において、一時的に上昇したト
ランジスタ２０のベース電圧は、その下降開始時、微分
回路４２の時定数が最大値にあることから、制御される
範囲内で最も緩やかに下降し、トランジスタ２０は、そ
の電流供給能力が最も大きくされた状態でアクティブ・
プルダウン動作を行い、負荷側から電流を引くことにな
る。
【００３３】ここに、微分回路４２の時定数は、出力論
理信号Ｘの下降に対応させて徐々に小さくなるので、ト
ランジスタ２０のベース電圧も、出力論理信号Ｘの下降
に対応して徐々に下降する。即ち、トランジスタ２０の
電流吸引能力も、出力論理信号Ｘの下降に対応して徐々
に小さくなる。
理信号Ｘの下降に対応させて徐々に小さくなるので、ト
ランジスタ２０のベース電圧も、出力論理信号Ｘの下降
に対応して徐々に下降する。即ち、トランジスタ２０の
電流吸引能力も、出力論理信号Ｘの下降に対応して徐々
に小さくなる。
【００３４】したがって、出力論理信号ＸがＨレベルか
らＬレベルに反転する場合において一時的に上昇したト
ランジスタ２０のベース電圧は、配線容量９の大きさに
対応した時間で下降することになる。
らＬレベルに反転する場合において一時的に上昇したト
ランジスタ２０のベース電圧は、配線容量９の大きさに
対応した時間で下降することになる。
【００３５】即ち、配線容量９が大きい場合は、図３−
ｂに実線４４で示すように、比較的長い時間をかけて、
バイアス回路２６から供給される通常のバイアス電圧に
下降し、トランジスタ２０はアクティブ・プルダウン動
作を終了する。
ｂに実線４４で示すように、比較的長い時間をかけて、
バイアス回路２６から供給される通常のバイアス電圧に
下降し、トランジスタ２０はアクティブ・プルダウン動
作を終了する。
【００３６】これに対して、配線容量９が小さい場合に
は、破線４５で示すように、比較的短い時間で、バイア
ス回路２６から供給される通常のバイアス電圧に下降し
て、トランジスタ２０はアクティブ・プルダウン動作を
終了する。
は、破線４５で示すように、比較的短い時間で、バイア
ス回路２６から供給される通常のバイアス電圧に下降し
て、トランジスタ２０はアクティブ・プルダウン動作を
終了する。
【００３７】即ち、本実施例においては、出力論理信号
ＸがＨレベルからＬレベルに反転する場合、トランジス
タ２０は、配線容量９の大きさに対応した必要な時間だ
け、アクティブ・プルダウン動作を行い、必要以上のア
クティブ・プルダウン動作を行わないので、配線容量９
が小さい場合であっても、トランジスタ２０は、トラン
ジスタ１９から電流を引くことはなく、出力論理信号Ｘ
にアンダーシュートは発生しない。
ＸがＨレベルからＬレベルに反転する場合、トランジス
タ２０は、配線容量９の大きさに対応した必要な時間だ
け、アクティブ・プルダウン動作を行い、必要以上のア
クティブ・プルダウン動作を行わないので、配線容量９
が小さい場合であっても、トランジスタ２０は、トラン
ジスタ１９から電流を引くことはなく、出力論理信号Ｘ
にアンダーシュートは発生しない。
【００３８】以上のように、本実施例によれば、ＥＣＬ
回路からなる２入力のＯＲ回路につき、出力論理信号Ｘ
のＨレベルからＬレベルへの反転を短時間で行い、高速
化を図ることができると共に、出力論理信号ＸをＨレベ
ルからＬレベルに反転させる場合、配線容量が小さい場
合であっても、出力論理信号Ｘにアンダーシュートが発
生しないようにすることができる。
回路からなる２入力のＯＲ回路につき、出力論理信号Ｘ
のＨレベルからＬレベルへの反転を短時間で行い、高速
化を図ることができると共に、出力論理信号ＸをＨレベ
ルからＬレベルに反転させる場合、配線容量が小さい場
合であっても、出力論理信号Ｘにアンダーシュートが発
生しないようにすることができる。
【００３９】なお、上述の実施例においては、微分回路
４２を構成する可変抵抗素子としてＪ−ＦＥＴ４１を使
用した場合につき述べたが、この代わりに、ピンチ抵抗
を使用することもでき、この場合にも、上述と同様の効
果を得ることができる。
４２を構成する可変抵抗素子としてＪ−ＦＥＴ４１を使
用した場合につき述べたが、この代わりに、ピンチ抵抗
を使用することもでき、この場合にも、上述と同様の効
果を得ることができる。
【００４０】
【発明の効果】本発明によれば、出力論理信号と逆相の
論理信号を微分してアクティブ・プルダウン用のトラン
ジスタのベースに供給すべき微分回路を構成する抵抗と
して、出力論理信号の電圧によって制御され、出力論理
信号がＨレベルの場合、最大値を取り、出力論理信号が
Ｌレベルの場合に、最小値を取る可変抵抗素子を使用す
るという構成を採用したことにより、出力論理信号のＨ
レベルからＬレベルへの反転を短時間で行い、高速化を
図ることができると共に、出力論理信号をＨレベルから
Ｌレベルに反転させる場合、配線容量が小さい場合であ
っても、出力論理信号にアンダーシュートが発生しない
ようにすることができる。
論理信号を微分してアクティブ・プルダウン用のトラン
ジスタのベースに供給すべき微分回路を構成する抵抗と
して、出力論理信号の電圧によって制御され、出力論理
信号がＨレベルの場合、最大値を取り、出力論理信号が
Ｌレベルの場合に、最小値を取る可変抵抗素子を使用す
るという構成を採用したことにより、出力論理信号のＨ
レベルからＬレベルへの反転を短時間で行い、高速化を
図ることができると共に、出力論理信号をＨレベルから
Ｌレベルに反転させる場合、配線容量が小さい場合であ
っても、出力論理信号にアンダーシュートが発生しない
ようにすることができる。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示す回路図である。
【図３】本発明の一実施例の動作を説明するための波形
図である。
図である。
【図４】従来のＥＣＬ回路の一例を示す回路図である。
【図５】図４に示す従来のＥＣＬ回路の動作を説明する
ための波形図である。
ための波形図である。
３０ 論理処理回路部 ３１ 出力回路部 ３６ 微分回路 ４０ 可変抵抗素子
Claims (2)
- 【請求項１】一の入力論理信号（Ａ１）又は複数の入力
論理信号（Ａ１、Ａ２・・・Ａｎ）を論理処理する論理
処理回路部（３０）と、 そのコレクタを第１の電源線（３７）に接続され、その
ベースに前記論理処理回路部（３０）から出力される第
１の論理信号（Ｓ）が供給される第１のトランジスタ
（３４）、及び、そのコレクタを前記第１のトランジス
タ（３４）のエミッタに接続され、そのエミッタを前記
第１の電源線（３７）よりも低電圧を供給する電源線
（３８）に接続され、そのベースに前記論理処理回路部
（３０）から出力される前記第１の論理信号（Ｓ）と逆
相の第２の論理信号（Ｓバー）が微分回路（３６）を介
して供給される第２のトランジスタ（３５）からなり、
前記第１のトランジスタ（３４）のエミッタと前記第２
のトランジスタ（３５）のコレクタとの接続点に出力論
理信号（Ｘ）を得るようにされた出力回路部（３１）と
を設けてなるバイポーラ論理回路において、 前記微分回路（３６）を構成する抵抗は、前記出力論理
信号（Ｘ）の電圧に制御され、前記出力論理信号（Ｘ）
がＨレベルの場合、最大値を取り、前記出力論理信号
（Ｘ）がＬレベルの場合に、最小値を取る可変抵抗素子
（４０）で構成されていることを特徴とするバイポーラ
論理回路。 - 【請求項２】前記可変抵抗素子（４０）は、接合形電界
効果トランジスタ又はピンチ抵抗で構成されていること
を特徴とする請求項１記載のバイポーラ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2390392A JPH05227009A (ja) | 1992-02-10 | 1992-02-10 | バイポーラ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2390392A JPH05227009A (ja) | 1992-02-10 | 1992-02-10 | バイポーラ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05227009A true JPH05227009A (ja) | 1993-09-03 |
Family
ID=12123429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2390392A Withdrawn JPH05227009A (ja) | 1992-02-10 | 1992-02-10 | バイポーラ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05227009A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4854550A (en) * | 1986-11-13 | 1989-08-08 | Daussan Et Compagnie | Stopper for retaining slag and process for implementation and manufacture thereof |
-
1992
- 1992-02-10 JP JP2390392A patent/JPH05227009A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4854550A (en) * | 1986-11-13 | 1989-08-08 | Daussan Et Compagnie | Stopper for retaining slag and process for implementation and manufacture thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |