JPH05227030A - 直並列型ａ／ｄコンバータ - Google Patents

Abstract

(57)【要約】 【目的】 構造が簡単で回路面積が小さく消費電力が小
さい直並列型Ａ／Ｄコンバータを提供することである。 【構成】 上位コンパレータ２３は、入力アナログ信号
と第１の基準信号との比較を連続的に行う。一方、下位
コンパレータ２４は、クロックパルスに同期して入力ア
ナログ信号のサンプル値と比較する。上位コンバータ２
３の比較は、下位コンパレータ２４の入力アナログ信号
のサンプリングタイミングで行われる。これにより、両
者のタイミングが同期し、上位コンパレータ２３の比較
レートが下位コンパレータ２４の変換レートと同一にな
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力アナログ信号を上
位ビットとそれに続く下位ビットとからなるディジタル
信号にそれぞれ変換し、上位ビットのディジタル信号と
下位ビットのディジタル信号とを合成して入力アナログ
信号に対応するディジタル信号として出力する直並列型
Ａ／Ｄコンバータに関する。

【０００２】

【従来の技術】一般に、アナログ信号をディジタル信号
に変換するＡ／Ｄコンバータは、アナログ信号をディジ
タル信号に変換する変換の方式により、計数方式、帰還
比較方式、無帰還比較方式および空間方式等に分類され
る。

【０００３】直並列型Ａ／Ｄコンバータは無帰還比較方
式のもので、従来、この種の直並列型Ａ／Ｄコンバータ
としては、図５に示すような構成を有するものが周知で
ある（たとえば、特開昭６２−２８５５２２号公報参
照）。

【０００４】上記直並列型Ａ／Ｄコンバータは、アナロ
グ信号入力端子１から入力する入力アナログ信号を、上
位ビットとそれに続く下位ビットとからなるディジタル
信号にそれぞれ変換するため、基準電圧発生回路２、こ
の基準電圧発生回路２から出力する上位ビット変換用の
基準電圧と上記入力アナログ信号と比較する上位コンパ
レータ３、この上位コンパレータ３の出力を上記上位ビ
ットのディジタル信号に変換する上位エンコーダ４、上
記基準電圧発生回路２から出力する下位ビット変換用の
基準電圧と上記入力アナログ信号とを比較する第１，第
２の下位コンパレータ５，６およびこれら第１，第２の
下位コンパレータ５，６の各出力をそれぞれ上記下位ビ
ットのディジタル信号に変換する第１，第２の下位エン
コーダ７，８を備える。上記上位コンパレータ４のサン
プルホールド回路Ｓ／Ｈ、第１および第２の下位コンパ
レータ５，６の各サンプルホールド回路Ｓ／Ｈには、ク
ロック発生回路から図６に示すクロックパルスが供給さ
れ、入力アナログ信号をサンプリングしてホールドす
る。

【０００５】図６に示すように、上記入力アナログ信号
のサンプリング値Ｎは、上位コンパレータ３のサンプル
ホールド回路Ｓ／Ｈおよび第１の下位コンパレータ５の
サンプルホールド回路Ｓ／Ｈでそれぞれサンプリングさ
れてホールドされる。このホールド値は、上位コンパレ
ータ３で上位ビット変換用の基準電圧と比較され、上位
エンコーダ４から上位ビットのディジタル信号として出
力ラッチ回路１１に出力してラッチされる。上記ホール
ド値はまた、上位ビットのディジタル信号が確定するま
で第１の下位コンパレータ５のサンプルホールド回路Ｓ
／Ｈにホールドされた後、第１の下位コンパレータ５で
下位ビット変換用の基準電圧と比較され、第１の下位エ
ンコーダ７から下位ビットのディジタル信号として出力
ラッチ回路１１に出力してラッチされる。したがって、
出力ラッチ回路１１からは、上位ビットのディジタル信
号とそれに続く下位ビットのディジタル信号とからなる
一つのディジタル信号Ｎが出力データとして出力する。

【０００６】上記入力アナログ信号のサンプル値Ｎの次
にサンプリングされたサンプリング値（Ｎ＋１）は、上
位コンパレータ３のサンプルホールド回路Ｓ／Ｈおよび
第２の下位コンパレータ６のサンプルホールド回路Ｓ／
Ｈでそれぞれサンプリングされてホールドされる。この
ホールド値は、上位コンパレータ３で上位ビット変換用
の基準電圧と比較され、上位エンコーダ４から上位ビッ
トのディジタル信号として出力ラッチ回路１１に出力し
てラッチされる。上記ホールド値はまた、上位ビットの
ディジタル信号が確定するまで第２の下位コンパレータ
６のサンプルホールド回路Ｓ／Ｈにホールドされた後、
第２の下位コンパレータ８で下位ビット変換用の基準電
圧と比較され、第２の下位エンコーダ８から下位ビット
のディジタル信号として出力ラッチ回路１１に出力して
ラッチされる。したがって、出力ラッチ回路１１から
は、上位ビットのディジタル信号とそれに続く下位ビッ
トのディジタル信号とからなる一つのディジタル信号
（Ｎ＋１）が出力データとして出力する。

【０００７】

【発明が解決しようとする課題】上記従来の直並列型Ａ
／Ｄコンバータでは、上記のように、一つの上位コンパ
レータ３に対して、第１の下位コンパレータ５と第２の
下位コンパレータ６との二つのコンパレータを設け、こ
れら第１の下位コンパレータ５と第２の下位コンパレー
タ６とを交互に使用することにより、上位ビットの変換
レートで下位ビットも変換することができ、変換速度の
高速化が実現できる。

【０００８】しかしながら、上記従来の直並列型Ａ／Ｄ
コンバータでは、入力アナログ信号をディジタル信号に
変換するに際して、下位ビットのディジタル信号を得る
ために、第１の下位コンパレータ５および第１の下位エ
ンコーダ７に加えて、第２の下位コンパレータ６および
第２の下位エンコーダ８を必要とするので、構造が複雑
で回路面積および消費電力が大きくなるという問題があ
った。

【０００９】本願の請求項１に係る発明の目的は、構造
が簡単で回路面積が小さく消費電力が小さい直並列型Ａ
／Ｄコンバータを提供することである。

【００１０】本願の請求項２に係る発明の目的は、外部
制御信号により上位コンパレータのサンプリングタイム
を制御し、上位コンパレータと下位コンパレータの比較
のタイミングのずれによるミスコード等の発生を抑え、
変換精度の向上を図った直並列型Ａ／Ｄコンバータを提
供することである。

【００１１】本願の請求項３に係る発明は、静電容量を
用いて上位コンパレータのサンプリングタイミングを制
御し、上位コンパレータと下位コンパレータの比較のタ
イミングのずれによるミスコード等の発生を抑え、変換
精度の向上を図った直並列型Ａ／Ｄコンパレータを提供
することである。

【００１２】

【課題を解決するための手段】このため本願の請求項１
に係る発明は、零から入力アナログ信号に対応して予め
定められたフルスケール値まで段階的に値が増加する第
１の基準信号を発生する一方、各第１の基準信号からそ
れに隣る第１の基準信号まで段階的に値が増加する第２
の基準信号を発生する基準信号発生回路と、この基準信
号発生回路から出力する第１の基準信号と上記入力アナ
ログ信号とを比較する上位コンパレータと、上記基準信
号発生回路から出力する第２の基準信号と上記入力アナ
ログ信号とを比較する下位コンパレータと、入力アナロ
グ信号のサンプリングタイミングおよび上記比較のタイ
ミングを規定するクロックパルスを発生するクロック回
路とを備え、上記上位コンパレータの出力および下位コ
ンパレータの出力をそれぞれコード変換して上記入力ア
ナログ信号を上位ビットとそれに続く下位ビットとから
なるディジタル信号として出力する直並列型Ａ／Ｄコン
バータであって、上記上位コンパレータは入力アナログ
信号と第１の基準信号の比較を連続的に行う差動型コン
パレータからなる一方、上記下位コンパレータはクロッ
クパルスに同期して入力アナログ信号のサンプル値と比
較するチョッパ型コンパレータからなり、下位コンパレ
ータの比較のタイミングに上位コンパレータの比較のタ
イミングを同期させるようにしたことを特徴とするもの
である。

【００１３】また、本願の請求項２に係る発明は、請求
項１に係る発明において、上記上位コンパレータの比較
のタイミングを外部からの外部制御信号により制御する
タイミング制御回路を備えたことを特徴とするものであ
る。

【００１４】さらに、本願の請求項３に係る発明は、請
求項２に係る発明において、上記上位コンパレータの比
較のタイミングはクロック信号を静電容量により遅延さ
せたものであることを特徴とするものである。

【００１５】

【作用】上記上位コンパレータは、入力アナログ信号と
第１の基準信号との比較を連続的に行う。一方、上記下
位コンパレータは、クロックパルスに同期して入力アナ
ログ信号のサンプル値と比較する。下位コンパレータの
入力アナログ信号のサンプリングタイミングで上位コン
パレータの比較が行われる。これにより、両者のタイミ
ングが同期し、上位コンパレータの比較レートが下位コ
ンパレータの変換レートと同一になる。

【００１６】

【発明の効果】本願の請求項１に係る発明によれば、下
位コンパレータの入力アナログ信号のサンプリングタイ
ミングで上位コンパレータの比較が行われ、上位コンパ
レータの比較レートが下位コンパレータの変換レートと
同じになるので、全ビットの変換レートが下位コンパレ
ータの比較レートと同じになり、上位コンパレータと上
位エンコーダおよび１組の下位コンパレータと下位エン
コーダにより入力アナログ信号をディジタル信号に変換
することができ、回路が簡単化されるとともに、回路面
積が小さく消費電力も削減することができる。

【００１７】また、本願の請求項２に係る発明によれ
ば、上位コンパレータのサンプリングタイムが外部制御
信号により制御されるので、外部制御信号を用いて上位
コンパレータと下位コンパレータの比較のタイミングの
ずれを補正し、上位コンパレータと下位コンパレータの
比較のタイミングのずれに基づくミスコード等の発生を
抑えて変換精度を向上させることができる。

【００１８】さらに、本願の請求項３に係る発明によれ
ば、上位コンパレータの比較のタイミングはクロック信
号を静電容量により遅延させているので、静電容量に応
じてクロック信号の遅延量を変化させることができる。

【００１９】

【実施例】以下に、添付の図面を参照して本発明の実施
例を説明する。本発明に係る直並列型Ａ／Ｄコンバータ
の一実施例の構成を図１に示す。

【００２０】上記直並列型Ａ／Ｄコンバータは、アナロ
グ信号入力端子２１に入力する入力アナログ信号をたと
えば８ビットのディジタル信号に変換するもので、基準
電圧発生回路２２は、入力アナログ信号を、上記ディジ
タル信号の８ビットのうち、上位４ビットのディジタル
信号に変換するための上位ビット変換用の基準電圧を発
生する。この上位ビット変換用の基準電圧は、零から入
力アナログ信号に対応して予め定められたフルスケール
値まで段階的に値が増加する。上記基準電圧発生回路２
２はまた、入力アナログ信号を、上記ディジタル信号の
８ビットのうち、下位４ビットのディジタル信号に変換
するための下位ビット変換用の基準電圧を発生する。こ
の下位ビット変換用の基準電圧は、各上位ビット変換用
の基準電圧とそれに隣る上位ビット変換用の基準電圧と
の間で値が段階的に増加する。上記上位ビット変換用の
基準電圧および下位ビット変換用の基準電圧は上位コン
パレータ２３および下位コンパレータ２４にそれぞれ供
給される。

【００２１】上記上位コンパレータ２３は、クロックに
関係なく常時、比較動作を行なう差動型コンパレータに
より構成される。上記上位コンパレータ２３は、基準電
圧発生回路２２から供給される上位ビット変換用の基準
電圧と入力端子２１から入力する入力アナログ信号とを
比較し、その結果を上位エンコーダ２５に出力する。こ
の上位エンコーダ２５は、上位コンパレータ２３から出
力する上記上位ビット変換用の基準信号と入力アナログ
信号との比較結果をコード変換し、上記した８ビットの
ディジタル信号の上位４ビットを出力する。

【００２２】一方、上記下位コンパレータ２６は、クロ
ック回路２７から供給されるクロックパルスに同期して
比較動作を行なうチョッパ型コンパレータにより構成さ
れる。チョッパ型コンパレータは、オフセット電圧が小
さく、良好なリニアリティを有する。上記下位コンパレ
ータ２６は、基準電圧発生回路２２から入力する上記下
位ビット変換用の基準電圧と入力端子２１から入力する
入力アナログ信号とを比較し、その結果を下位エンコー
ダ２６に出力する。この下位エンコーダ２６は、下位コ
ンパレータ２４から出力する上記下位ビット変換用の基
準信号と入力アナログ信号との比較結果をコード変換
し、上記した８ビットのディジタル信号の下位４ビット
を出力する。

【００２３】上記上位４ビットと下位４ビットとは、出
力ラッチ回路２８にラッチされる。この出力ラッチ回路
２８は、上記入力端子２１から入力する入力アナログ信
号に対応するディジタル信号として、上記上位４ビット
とそれに続く上記下位４ビットとからなる８ビットのデ
ィジタル信号を出力する。

【００２４】上記上位コンパレータ２３、下位コンパレ
ータ２４および出力ラッチ回路２８には、クロック回路
２７から、クロックパルスが供給される。

【００２５】次に、図２を参照して図１の直並列型Ａ／
Ｄコンバータの動作を説明する。図２に示すように、入
力アナログ信号のサンプリング値Ｎは、上位コンパレー
タ２３にて基準電圧発生回路２２から供給される上位ビ
ット変換用の基準電圧と比較される。その比較結果は、
上位エンコーダ２５に入力してこの上位エンコーダ２５
にてコード変換され、８ビットのディジタル信号の上位
４ビットが出力ラッチ回路２８にラッチされる。

【００２６】一方、上記サンプル値Ｎは、クロック回路
２７から供給されるクロックパルスに同期して、上記下
位コンパレータ２４のサンプルホールド回路Ｓ／Ｈにサ
ンプリングおよびホールドされ、そのホールド値が下位
コンパレータ２４にて上記基準電圧発生回路２２から供
給される下位ビット変換用の基準電圧と比較される。上
記サンプル値Ｎの上位コンパレータにおける上位ビット
変換用の基準電圧との比較は、下位コンパレータ２４の
比較の上記サンプル値Ｎの比較のタイミングで行われ
る。下位コンパレータ２４における比較結果は、下位エ
ンコーダ２６に入力してこの下位エンコーダ２６にてコ
ード変換され、８ビットのディジタル信号の下位４ビッ
トが出力ラッチ回路２８にラッチされる。したがって、
出力ラッチ回路２８からは、上位４ビットとそれに続く
下位４ビットとからなる８ビットのディジタル信号Ｎが
出力データとして出力する。

【００２７】上記入力アナログ信号のサンプル値Ｎに続
くサンプル値（Ｎ＋１），（Ｎ＋２），…も上記と全く
同様にして、上位４ビットのディジタル信号とそれに続
く下位４ビットのディジタル信号とからなる８ビットの
ディジタル信号に変換される。

【００２８】上記のように、図１の直並列型Ａ／Ｄコン
バータでは、下位コンパレータ２４の変換レートで上位
および下位の全コードが変換され、１つの上位コンパレ
ータ２３と１つの下位コンパレータ２４により、同じ変
換レートで入力アナログ信号をディジタル信号に変換す
ることができる。

【００２９】本発明に係るいま一つの直並列型Ａ／Ｄコ
ンバータの構成を図３に示す。図３の直並列型Ａ／Ｄコ
ンバータは、図１の構成を有する直並列型Ａ／Ｄコンバ
ータにおいて、タイミング制御回路３１を設け、上位コ
ンパレータ２３の比較のタイミングを外部から制御し、
上位コンパレータ２３の比較のタイミングと下位コンパ
レータ２４の比較のタイミングとの関係を調整し、上位
コンパレータ２３の比較動作と下位コンパレータ２４の
比較動作との間のずれをなくし、ミスコード等の発生を
なくすようにしたものである。

【００３０】なお、図３において、図１に対応する部分
には対応する符号を付して示し、重複した説明は省略す
る。

【００３１】上記タイミング制御回路３１としては、図
４に示すような回路を使用することができる。図４に示
すタイミング制御回路３１は、符号化された外部制御信
号をデコーダ３２で復号し、その出力でアナログスイッ
チ３３，３４，３５，３６を開閉し、図３のクロック発
生回路２７と上位コンパレータ２３との間に接続される
インバータ３７ないし４１の出力に対して静電容量Ｃ₁
ないしＣ₄の接続をオンおよびオフし、上記外部制御信
号に応じて、クロック発生回路２７から上位コンパレー
タ２３へ伝達されるクロックパルスの伝達の遅延時間を
制御するようにしたものである。

【００３２】上記実施例では、入力アナログ信号を８ビ
ットのディジタル信号に変換する実施例について説明し
たが、本発明はこれに限定されるものではないことはい
うまでもない。

【図面の簡単な説明】

【図１】 本発明に係る直並列型Ａ／Ｄコンバータの一
実施例の構成を示すブロック図である。

【図２】 図１の直並列型Ａ／Ｄコンバータの動作説明
図である。

【図３】 本発明に係る直並列型Ａ／Ｄコンバータのい
ま一つの実施例の構成を示すブロック図である。

【図４】 図３の直並列型Ａ／Ｄコンバータに使用され
るタイミング制御回路の一例のブロック図である。

【図５】 従来の直並列型Ａ／Ｄコンバータの構成を示
すブロック図である。

【図６】 図５の直並列型Ａ／Ｄコンバータの動作説明
図である。

【符号の説明】

２１ アナログ信号入力端子 ２２ 基準電圧発生回路 ２３ 上位コンパレータ ２４ 下位コンパレータ ２５ 上位エンコーダ ２６ 下位エンコーダ ２７ クロック回路 ２８ 出力ラッチ回路 ３１ タイミング制御回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 零から入力アナログ信号に対応して予め
   定められたフルスケール値まで段階的に値が増加する第
   １の基準信号を発生する一方、各第１の基準信号からそ
   れに隣る第１の基準信号まで段階的に値が増加する第２
   の基準信号を発生する基準信号発生回路と、この基準信
   号発生回路から出力する第１の基準信号と上記入力アナ
   ログ信号とを比較する上位コンパレータと、上記基準信
   号発生回路から出力する第２の基準信号と上記入力アナ
   ログ信号とを比較する下位コンパレータと、入力アナロ
   グ信号のサンプリングタイミングおよび上記比較のタイ
   ミングを規定するクロックパルスを発生するクロック回
   路とを備え、上記上位コンパレータの出力および下位コ
   ンパレータの出力をそれぞれコード変換して上記入力ア
   ナログ信号を上位ビットとそれに続く下位ビットとから
   なるディジタル信号として出力する直並列型Ａ／Ｄコン
   バータであって、上記上位コンパレータは入力アナログ
   信号と第１の基準信号の比較を連続的に行う差動型コン
   パレータからなる一方、上記下位コンパレータはクロッ
   クパルスに同期して入力アナログ信号のサンプル値と比
   較するチョッパ型コンパレータからなり、下位コンパレ
   ータの比較のタイミングに上位コンパレータの比較のタ
   イミングを同期させるようにしたことを特徴とする直並
   列型Ａ／Ｄコンバータ。
2. 【請求項２】 上記上位コンパレータの比較のタイミン
   グを外部からの外部制御信号により制御するタイミング
   制御回路を備えたことを特徴とする請求項１記載の直並
   列型Ａ／Ｄコンバータ。
3. 【請求項３】 上記上位コンパレータの比較のタイミン
   グはクロック信号を静電容量により遅延させたものであ
   ることを特徴とする請求項２記載の直並列型Ａ／Ｄコン
   バータ。