JPH05227113A - マルチフレーム同期制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 時分割多重フレームの多重構成をチャネルの
集合で構成した複数の方路に任意に分割でき、かつ柔軟
に変更できるマルチフレーム同期制御装置を得る。 【構成】 チャネルに対する設定情報を保存する設定メ
モリ３０と、方路に対する状態情報を保存する状態メモ
リ４１と、外部信号と同期ビットパターンとの一致／不
一致により状態遷移するシーケンサ部５０を設け、マル
チフレーム同期制御を行うように構成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、シリアルデータ伝送
における時分割多重化装置等の装置において、低速デー
タを効率よく高速回線上に多重するためのマルチフレー
ム同期制御装置に関するものである。

【０００２】

【従来の技術】図１７は各国のディジタル専用線等で使
われているフレームフォーマットである。１２５μＳ
（８ＫＨｚ）のフレーム中に１９３ビットのデータがあ
る。今、ここでは、フレーム中の１ビットを１チャネル
に対応させて考える。例えば端末Ａの様に毎フレーム、
１２５μＳに１回データを多重すると８Ｋｂｐｓの伝送
レートとなる。

【０００３】次に、端末Ｂの様に２フレーム、２５０μ
Ｓに１回データを多重すると端末Ａの伝送レートの半分
の伝送レート、すなわち４Ｋｂｐｓの伝送レートとな
る。この原理を応用し、例えば２０個のフレームを１つ
のマルチフレームと考え、このマルチフレームに何回デ
ータを多重するかで端末の伝送レートを決定するのがマ
ルチフレーム多重である。

【０００４】毎フレームに１回すなわち１マルチフレー
ムに２０回データを多重すると８Ｋｂｐｓ、２フレーム
に１回すなわち１マルチフレームに１０回データを多重
すると４Ｋｂｐｓ、２０フレームに１回すなわち１マル
チフレームに１回データを多重すると０，４Ｋｂｐｓと
なる。

【０００５】このマルチフレーム多重を行うためにはフ
レーム中のどこかにマルチフレームの先頭を示す情報が
必要である。一般的にはフレームの先頭ビットをマルチ
フレーム同期用ビットとして使用し、そこに２０フレー
ム毎に繰り返される特有のパターンを挿入する。このマ
ルチフレーム同期用ビットを受信し、マルチフレームの
先頭を検出したり、送信データにマルチフレームビット
を多重したりすることがマルチフレーム制御技術であ
る。

【０００６】ここで、フレームをチャネルの集合で構成
した複数の方路に分割し、その方路毎に独立にマルチフ
レームを構成する場合、方路毎のマルチフレーム制御が
必要となる。他方、時分割多重伝送路からの受信データ
列のマルチフレーム位相を検出する技術としては特開平
１−１９６９３２号公報に示すものがある。

【０００７】図１６は例えば昭和５６度電子通信学会総
合全国大会講演番号１７９６で発表されたマルチフレー
ム制御技術である。図において、１１は受信側の入力デ
ータである受信入力信号、１０は受信入力信号１１をチ
ャネル単位に展開し予め設定された同期パターンと一致
するかを検出する一致検出部、１２は受信入力信号１１
が同期パターンと一致した時アクティブとなる一致検出
信号、２０は受信入力信号１１に同期してチャネルアド
レス信号２１を出力するアドレスカウンタ、２１は受信
入力信号１１のチャネルを識別するチャネルアドレス信
号である。

【０００８】また、４０はチャネルアドレス信号でアド
レッシングされ各チャネルに対応した同期状態、同期保
護カウンタ値、フレームカウンタ値の情報を保存する状
態メモリ、４１は１フレーム前の自チャネルの同期状態
等の情報である旧状態信号、５０は旧状態信号４１と一
致検出信号１２を入力し次の状態を決定するシーケンサ
部、５１はシーケンサ部５０により決定された自チャネ
ルの新しい同期状態等の情報である新状態信号である。

【０００９】次に動作について説明する。回線より入力
された受信データはフレーム同期が確立した後受信入力
信号１１として一致検出部１０に入力される。一致検出
部１０ではチャネル単位に同期ビットパターンの部分を
マルチフレーム分の２０ビットのパラレルデータに変換
し、予め設定されている同期パターンとの一致／不一致
を検出する。

【００１０】一方、アドレスカウンタ２０は受信入力信
号１１の先頭でリセットされ受信入力信号１１に同期し
たチャネルアドレス信号２１を出力する。チャネルアド
レス信号２１により状態メモリ４０は１つ前の自チャネ
ルの状態を旧状態信号４１として出力する。

【００１１】状態信号の内容は、ハンティング、後方保
護、同期、前方保護の４状態を示す同期情報、後方保護
または前方保護中の保護カウンタの値、現在のフレーム
がマルチフレーム中の何番目のフレームかを示すフレー
ムカウンタの値である。

【００１２】シーケンサ部５０は旧状態信号４１と一致
検出部１０からの一致検出信号１２の内容により自チャ
ネルの次の状態を決定し新状態信号５１として出力す
る。状態メモリ４０は新状態信号５１を自チャネルの状
態データとして更新する。以降チャネル毎にこの動作を
繰り返しチャネル単位の同期状態が状態メモリ４０に保
存されていく。さらに動作を続け次のフレームの先頭が
くると上記動作を繰り返していく。

【００１３】次に、状態メモリ４０の状態遷移動作につ
いて説明する。図１５は後方保護５段、前方保護４段の
時の状態遷移の例を示している。状態遷移は毎フレーム
行われるが、図１５には同期状態の変化が発生したとき
のみの遷移を示している。同期状態の変化はハンティン
グから後方保護に遷移する時を除いて１９フレーム目で
起こる。フレームカウンタ値はハンティング状態の時は
０に固定しているが、その他の状態では毎フレームごと
に１インクリメントしている。

【００１４】このような状態の中で、受信入力信号１１
が入っていないときは当然同期パターンと一致しないの
でハンティング状態にいる。この状態で回線が接続され
ると受信入力信号１１が有効データとなる。受信入力信
号１１が正しければ何処かで一致検出信号１２がアクテ
ィブとなる。シーケンサ部５０は一致検出信号１２を検
出すると同期状態を後方保護に遷移させる。

【００１５】後方保護に入ると１マルチフレーム毎に同
期パターンの一致を検出し、５マルチフレーム連続で一
致すると同期状態に遷移する。もし３マルチフレーム一
致したところで４マルチフレーム目に不一致を検出した
場合は、この例ではハンティング状態に遷移する。

【００１６】一度同期が取れると通常は同じ周期で同期
パターンが連続して受信されるので、一致が連続し同期
状態を維持する。ここで、回線断等の障害が発生すると
不一致が検出される。一度不一致が発生すると前方保護
状態に遷移する。この例では４回連続で不一致が発生す
るとハンティング状態に戻ってしまう。もし、不一致の
連続が３回以下の場合は一致が来た時点で同期状態に遷
移する。この様な動作をチャネル毎に繰り返し各チャネ
ルに対応した状態データが状態メモリ４０に保存されマ
ルチフレーム同期制御動作が行われる。

【００１７】

【発明が解決しようとする課題】従来のマルチフレーム
同期制御装置は以上のように構成されているので、チャ
ネルの帯域幅を一定としなければならず、チャネルの集
合で構成する方路単位の動作を行うことができず、チャ
ネル構成の変更にも対応できない等の問題があった。

【００１８】この発明は、上記のような問題点を解消す
るためになされたもので、任意の数のチャネルの集合で
構成する方路を定義し、同期動作をその方路単位に動作
させることができ、方路構成の変更も柔軟に行えるマル
チフレーム同期制御装置を提供することを目的としてい
る。

【００１９】

【課題を解決するための手段】この発明の請求項１に係
るマルチフレーム同期制御装置は、シリアルデータ伝送
のフレームをチャネルの集合で構成した複数の方路に分
割し、その方路毎に独立にマルチフレームを構成する時
分割多重伝送におけるマルチフレーム同期制御装置にお
いて、受信入力信号とマルチフレーム同期パターンの一
致を検出する一致検出部と、受信入力信号に同期してフ
レーム内のチャネルアドレスをカウントするアドレスカ
ウンタと、上記チャネルアドレスによりアドレッシング
され、自チャネルの属する方路と自チャネルにマルチフ
レーム同期パターンが有るか無いかの設定内容を保存す
る設定メモリと、上記設定メモリの方路情報によりアド
レッシングされ、方路毎の同期状態と同期保護カウンタ
値及びフレームカウンタ値を保存する状態メモリと、上
記一致検出部からの情報と設定メモリからのマルチフレ
ームパターン有無情報及び状態メモリからの自方路の現
在の状態情報を入力し、各入力情報により新しい状態情
報を生成するシーケンサ部とを備えたものである。

【００２０】また、請求項１記載のマルチフレーム同期
制御装置において、上記設定メモリからの自チャネルに
対する同期パターン有無信号に基づき送信入力信号にマ
ルチフレーム同期パターンを多重する同期ビット多重部
を備えたものである。

【００２１】また、請求項１または２記載のマルチフレ
ーム同期制御装置において、記設定メモリは同期パター
ン種別信号を保存し、この同期パターン種別信号により
上記一致検出部を制御する構成としたものである。

【００２２】また、請求項３記載のマルチフレーム同期
制御装置において、上記同期ビット多重部を、設定メモ
リからの自チャネルに対する同期パターン有無信号と同
期パターン種別信号とに基づき送信入力信号にマルチフ
レーム同期パターンを多重する構成としたものである。

【００２３】また、請求項１ないし４のいずれかに記載
のマルチフレーム同期制御装置において、上記設定メモ
リは同期保護段数種別信号を保存し、この同期保護段数
種別信号により上記シーケンサ部の動作を制御する構成
としたものである。

【００２４】また、請求項５記載のマルチフレーム同期
制御装置において、設定メモリからの同期保護段数種別
信号の代わりに、回線品質を検出し回線品質に対応した
同期保護段数を決定する同期保護段数種別信号を送出す
る回線品質監視部を備えたものである。

【００２５】また、請求項１ないし６のいずれかに記載
のマルチフレーム同期制御装置において、上記一致検出
部の代わりにチャネル単位に受信入力信号の同期ビット
パターンをパラレルに展開するパラレル展開部を備え、
上記シーケンサ部はパラレルのパターンデータを直接取
り込み、同期パターン検出動作と状態遷移動作を同時に
行うものである。

【００２６】また、請求項１ないし６のいずれかに記載
のマルチフレーム同期制御装置において、上記シーケン
サ部の代わりに、上記一致検出部からの情報と設定メモ
リからの情報及び状態メモリからの自方路の現在の状態
情報を入力し、制御部に情報を伝えるインタフェース部
と、上記状態メモリの内容をインタフェース部からの各
情報により順次更新する制御部を備えたものである。

【００２７】さらに、請求項８記載のマルチフレーム同
期制御装置において、上記一致検出部の代わりにチャネ
ル単位に受信入力信号の同期ビットパターンをパラレル
に展開するパラレル展開部を備え、上記制御部はパラレ
ルのバタンデータと設定メモリの情報をインタフェース
部を介して入力し同期パターンの一致動作と状態メモリ
の遷移動作を行うものである。

【００２８】

【作用】請求項１に係る発明においては、１つのフレー
ムを任意の複数チャネルで構成される方路に分割して使
用でき、設定メモリからの方路情報により状態メモリを
アドレッシングし、方路を単位としてマルチフレーム制
御動作を行う。

【００２９】また、請求項２に係る発明においては、同
期ビット多重部により同期パターン有無信号がアクティ
ブとなったチャネルに対し送信入力データにマルチフレ
ーム同期ビットを多重化して送信出力信号を出力する。

【００３０】また、請求項３に係る発明においては、同
期パターン種別信号により一致検出部を制御することに
より方路単位に同期パターンを任意に設定する。

【００３１】また、請求項４に係る発明においては、同
期ビット多重部により同期パターン有無信号がアクティ
ブとなったチャネルに対し送信入力データにマルチフレ
ーム同期ビットを多重化して送信出力信号を出力する。

【００３２】また、請求項５に係る発明においては、シ
ーケンサ部はチャネル毎に指示される同期保護段数種別
信号により同期保護段数を決定し状態遷移動作する。

【００３３】また、請求項６に係る発明においては、回
線品質検出部から出力される同期保護段数種別信号によ
り、シーケンサ部は状態遷移動作する。

【００３４】また、請求項７に係る発明においては、シ
ーケンサ部はパラレル展開部によるパラレルのパターン
データを取り込み動作する。

【００３５】また、請求項８に係る発明においては、状
態メモリの更新動作が制御部により行われる。

【００３６】さらに、請求項９に係る発明においては、
制御部はパラレル展開部によるパラレルのパターンデー
タを入力し同期パターンの一致動作と状態メモリの遷移
動作を行う。

【００３７】

【実施例】実施例１．以下、この発明の請求項１に対す
る実施例１を図１について説明する。図１において、１
０〜２１、４１〜５１は従来例と同様のものである。３
０は各チャネルに対する設定情報を保存する設定メモ
リ、３１は設定メモリ３０から出力されそのチャネルの
属する方路ナンバを示す方路アドレス信号、３２は設定
メモリ３０の内容を外部より設定及び変更するＣＰＵ制
御信号、３９は設定メモリ３０から出力されそのチャネ
ルに同期パターンが有るか無いかを示す同期パターン有
無信号、４０は方路毎の同期状態と同期保護カウンタ値
及びフレームカウンタ値を保存する状態メモリである。
また、図１４はフレームを任意の方路に分割した例であ
る。

【００３８】次に動作について説明する。一致検出部１
０とアドレスカウンタ２０の動作は従来例と全く同様で
ある。本実施例ではアドレスカウンタ２０より出力され
たチャネルアドレス信号２１により、予めＣＰＵ制御信
号３２を介して設定されている設定メモリ３０がアドレ
ッシングされる。設定メモリ３０には自チャネルの属す
る方路が示されており方路アドレス信号３１が出力され
る。状態メモリ４１はこの方路アドレス信号３１により
アドレッシングされる。

【００３９】次に、シーケンサ部５０周辺の動作を図２
の方路Ｉを例として説明する。チャネル１は方路Ｉと示
されると同時に同期パターン有無信号３９がアクティブ
となる。今、旧状態信号４１の同期状態がハンティング
で、この時、もし、一致検出部１０からの一致検出信号
１２がアクティブとなっていれば、シーケンサ部５０は
新状態信号５１の同期状態を後方保護に設定し、保護カ
ウンタ値を１にセットし、フレームカウンタを０にして
出力する。設定メモリ４０はこの新状態信号５１を取り
込み、方路Ｉの状態データとする。

【００４０】次に、アドレスカウンタ２０がインクリメ
ントし、設定メモリ３０はチャネル２がアドレッシング
される。チャネル２の方路番号もＩなので上記動作した
方路Ｉの状態データが旧状態信号４１として再度読み出
される。しかし、ここでは同期パターン有無信号３９が
ノンアクティブとなっているためシーケンサ部５０での
同期状態の状態遷移は起こらない。

【００４１】このため、フレームカウンタ値のみインク
リメントし、旧状態信号４１と同じ新状態信号５１がシ
ーケンサ部５０より出力され、チャネル１での状態デー
タが保存されることとなる。チャネル３についてもチャ
ネル２と同様の動作となる。チャネル４は、設定メモリ
３０に方路IIと設定されているため、状態メモリ４０か
らは方路IIの前状態が読み出され、その時の一致検出信
号１２と同期パターン有無信号３９により、シーケンサ
部５０が動作して新しい状態データが状態メモリ４０に
書き込まれていく。

【００４２】チャネル８はチャネルアサインが跳んで設
定された方路Ｉのチャネルである。ここでは状態メモリ
４０よりまた方路地Ｉの状態データが出力されチャネル
２または３と全く同様の動作をする。

【００４３】上記動作を繰り返し、１フレーム分のデー
タの処理が終了する。以下、方路Ｉの動作に注目して説
明する。次のフレームでは方路Ｉの前状態が読み出され
るが、この時フレームカウンタ値が１９でないことより
マルチフレームの途中だと判断しシーケンサ部５０では
同期状態の遷移はしないでフレームカウンタ値のみ１イ
ンクリメントした新状態信号を出力する。この動作を繰
り返しフレームカウンタ値が１９の旧状態信号４１がシ
ーケンサ部５０に入力された時、同期状態の遷移が起こ
る。

【００４４】状態遷移におけるハードウエアの動作は同
期状態の種類によらず一定なので、上記動作を繰り返せ
ば、ハンティングから同期状態まで、または同期状態か
らハンティングまで等の受信側のマルチフレーム制御動
作を行うことができる。同期状態の遷移は従来例で例と
して示した図１５と全く同様の遷移となる。

【００４５】実施例２．請求項３の発明に係る実施例２
を図２に基づいて説明する。図２において、３３は設定
メモリ３０により設定された同期パターン種別信号であ
る。

【００４６】次に動作について説明する。本実施例のマ
ルチフレーム同期制御装置はチャネル単位の設定情報を
保存する設定メモリ３０の内容に一致検出部１０を制御
する同期パターン種別信号３３を持つものである。一致
検出部１０では予めＣＰＵ制御信号３２により設定され
た複数個のマルチフレーム同期パターンの中からチャネ
ル単位に設定された同期パターン種別信号３３で指示さ
れた同期パターンと受信入力信号１１が一致したら一致
検出信号１２をアクティブにする。

【００４７】同期パターン種別信号３３は同期ビットの
属性情報を示すものであるため、同期パターン有無信号
３９がアクティブの時のみ有効となる。この様に構成す
ることにより、方路単位に同期パターンを任意に設定す
ることができるようになる。

【００４８】実施例３．請求項５の発明に係る実施例３
を図３に基づいて説明する。図３において、３４は設定
メモリ３０により設定された保護段数種別信号である。

【００４９】次に動作について説明する。本実施例のマ
ルチフレーム同期制御装置はチャネル単位の設定情報を
保存する設定メモリ３３の内容にシーケンサ部５０の同
期保護動作の段数をコントロールする保護段数種別信号
３４を持つものである。シーケンサ部５０ではチャネル
毎に指示される同期保護段数種別信号３４により同期保
護段数を決定し状態遷移動作を行う。

【００５０】保護段数種別信号３４は同期ビットの属性
情報を示すものであるため、同期パターン有無信号３９
がアクティブの時のみ有効となる。この様に構成するこ
とにより、方路単位に同期保護段数を任意に設定するこ
とができるようになる。

【００５１】実施例４．請求項３と５の発明に係る実施
例４を図４に基づいて説明する。本実施例の構成を図４
に示す。本実施例は、実施例２と実施例３で示した同期
パターン種別信号３３と保護段数種別信号３４を両方持
つものである。この様に構成することにより、方路単位
に同期ビットパターンと同期保護段数を任意に設定する
ことができるようになる。

【００５２】実施例５．請求項７と９の発明に係る実施
例５を図５に基づいて説明する。図５において、６０は
シリアルデータをパラレルデータに変換するパラレル展
開部、６１は同期ビットパターンをパラレル方向に展開
したパラレルパターンデータである。

【００５３】次に動作について説明する。実施例１〜４
では、一致検出部１０において同期パターンと受信入力
信号１１の一致を検出するように構成していたが、本実
施例では受信入力信号１１のチャネル毎のパラレル化の
みパラレル展開部６０にて行い、その他の動作は全てシ
ーケンサ部５０にて行うように構成したものである。

【００５４】この様に構成することにより、例えばシー
ケンサ部５０をＲＯＭを用いて構成した場合、ＲＯＭの
プログラミング変更のみで同期パターンの変更や保護段
数の変更を行うことができるというメリットがある。

【００５５】なお、上記シーケンサ部５０の代わりに、
上記パラレル展開部６０からの情報と設定メモリ３０か
らの情報及び状態メモリ４０からの状態情報をインタフ
ェース部を介して入力し各情報により状態メモリ４０の
内容を順次更新する制御部を備えても良い。

【００５６】実施例６．請求項８の発明に係る実施例６
を図６に基づいて説明する。図６において、７０はイン
タフェース部７２と状態メモリ４０及び設定メモリ３０
をコントロールするＣＰＵ（請求の範囲の制御部に相当
する）、７１はＣＰＵバス、７２は設定メモリ３０から
の各種データと一致検出部１０からの一致検出信号１２
をＣＰＵバス７１へインタフェースするインタフェース
部である。

【００５７】次に動作について説明する。一致検出部１
０、アドレスカウンタ２０、設定メモリ３０の動作は実
施例１〜４と全く同様である。実施例１〜４では方路に
対応した状態メモリ４０はシーケンサ部５０により状態
遷移され順次更新されていたが、本実施例では状態メモ
リの更新動作をＣＰＵ７０によるソフトウエア制御で行
うものである。この様に構成することにより、シーケン
サのプログラミングよりももっと柔軟に状態遷移シーケ
ンサを変更することができるようになる。

【００５８】実施例７〜１０ 請求項８と９の発明の実施例を図７〜１０に示す実施例
７〜１０は、実施例２〜５に対応し、状態メモリ４０の
状態遷移動作をＣＰＵ７０によるソフトウエア制御化し
たものである。

【００５９】実施例１１ 請求項２の発明に係る実施例１１を図１１に基づいて説
明する。図において、２０は受信入力信号１１に同期し
て受信チャネルをカウントする受信アドレスカウンタ、
２２は送信入力信号１０１に同期して送信チャネルをカ
ウントする送信アドレスカウンタ、２３は受信アドレス
カウンタ２０から出力される受信チャネルアドレス信
号、２４は送信アドレスカウンタ２２から出力される送
信チャネルアドレス信号、２５は送受のタイミングに応
じて受信チャネルアドレス２３と送信チャネルアドレス
２４とを切り替えてチャネルアドレス２１を生成するセ
レクタである。

【００６０】また、８０は受信用タイミングで設定メモ
リ３０をラッチする受信用ラッチ、８１は受信用ラッチ
８０により設定メモリ３０からの方路アドレス信号３１
をラッチした受信ラッチ方路アドレス信号、８４は受信
用ラッチ８０により設定メモリ３０からの保護段数種別
信号３４をラッチした受信ラッチ保護段数種別信号、８
９は受信用ラッチ８０により設定メモリ３０からの方路
同期パターン有無信号３９をラッチした受信ラッチ同期
パターン有無信号である。

【００６１】さらに、９０は送信用タイミングで設定メ
モリ３０をラッチする送信用ラッチ、９９は送信用ラッ
チ９０により設定メモリ３０からの方路同期パターン有
無信号３９をラッチした送信ラッチ同期パターン有無信
号、１０１は送信側の入力信号である送信入力信号、１
００は送信入力信号にマルチフレーム同期ビットを多重
する同期ビット多重部、１０２は送信側の出力信号であ
る送信出力信号である。

【００６２】次に動作について説明する。本実施例では
設定メモリ３０を送信・受信で交互にアドレッシングし
送信／受信共有で使用する。受信用ラッチ８０で設定メ
モリ３０の情報がラッチされた後の受信側の動作は、実
施例１、３、５、６、８、１０の場合と全く同様であ
る。

【００６３】送信側では送信用ラッチ９０により設定メ
モリ３０の情報をラッチする。送信用ラッチ９０と受信
用ラッチ８０との調停は、例えば動作クロックの前半
（クロックの“Ｈ”の部分）では受信側、後半（クロッ
クの“Ｌ”の部分）では送信側という様にすることがで
きる。

【００６４】同期ビット多重部１００では送信ラッチ同
期ビットパターン有無信号９９がアクティブとなったチ
ャネルに対し、送信入力データ１０１にマルチフレーム
同期ビットを多重化し、送信出力信号１０２を出力す
る。

【００６５】実施例１２ 請求項４の発明の実施例１２を図１２に基づいて説明す
る。図において、８３は受信用ラッチ８０にラッチされ
た受信ラッチ同期パターン種別信号、９３は送信用ラッ
チ９０にラッチされた送信ラッチ同期パターン種別信号
である。

【００６６】次に動作について説明する。本実施例では
設定メモリ３０を送信・受信で交互にアドレッシングし
送信／受信共有で使用する。受信用ラッチ８０で設定メ
モリ３０の情報がラッチされた後の受信側の動作は、実
施例２、４、５、７、９、１０の場合と全く同様であ
る。

【００６７】送信側では送信用ラッチ９０により設定メ
モリ３０の情報をラッチする。送信用ラッチ９０と受信
用ラッチ８０との調停は、例えば動作クロックの前半
（クロックの“Ｈ”の部分）では受信側、後半（クロッ
クの“Ｌ”の部分）では送信側という様にすることがで
きる。

【００６８】同期ビット多重部１００では送信ラッチ同
期ビットパターン有無信号９９がアクティブとなったチ
ャネルに対し、送信ラッチ同期パターン種別信号９３に
より指示されたマルチフレーム同期パターンを、送信入
力データ１０１に多重化し送信出力信号１０２を出力す
る。同期パターンは予めＣＰＵ制御部３２により設定し
ておく。本実施例では送信受信個別に同期パターンを設
定するようにしたが、当然送受信で共有することもでき
る。

【００６９】実施例１３ 請求項６の発明に係る実施例１３を図１３に基づいて説
明する。図において、１１０は受信入力信号１１から回
線品質を検出する回線品質検出部である。

【００７０】次に動作について説明する。対向する送信
局よりパリティ、ＣＲＣ等の回線品質を監視する情報を
送出し、受信側でこの情報を回線品質検出部１１０によ
り監視する。回線品質検出部１１０では回線品質に対応
した同期保護段数種別信号３４を出力する。その他の動
作は、実施例３、４、５、８、９、１０、１１、１２の
各動作と同様となる。

【００７１】

【発明の効果】以上のように、請求項１に係る発明によ
れば、チャネルに対する設定情報を保存する設定メモリ
と、方路に対する状態情報を保存する状態メモリと、外
部信号と同期ビットパターンとの一致／不一致により状
態遷移するシーケンサを設けてマルチフレーム同期制御
を行うように構成したため、方路単位でマルチフレーム
制御を行うことができ、少ないハードウエアで時分割多
重構成の変更に対し柔軟に対応できるマルチフレーム同
期制御を行うことができる。

【００７２】また、請求項２に係る発明によれば、同期
ビット多重部により同期パターン有無信号がアクティブ
となったチャネルに対し送信入力データにマルチフレー
ム同期ビットを多重化して送信出力信号を出力すること
ができる。

【００７３】また、請求項３に係る発明によれば、同期
パターン種別信号により一致検出部を制御することによ
り方路単位に同期パターンを任意に設定することができ
る。

【００７４】また、請求項４に係る発明によれば、同期
ビット多重部により同期パターン有無信号がアクティブ
となったチャネルに対し、送信入力データにマルチフレ
ーム同期ビットを多重化して送信出力信号を出力するこ
とができる。

【００７５】また、請求項５に係る発明によれば、シー
ケンサ部によりチャネル毎に指示される同期保護段数種
別信号に基づき方路単位に同期保護段数を任意に設定し
状態遷移動作することができる。

【００７６】また、請求項６に係る発明によれば、回線
品質検出部から出力される同期保護段数種別信号によ
り、シーケンサ部によって方路単位に同期保護段数を任
意に設定して状態遷移動作することができる。

【００７７】また、請求項７に係る発明によれば、シー
ケンサ部はパラレル展開部によるパラレルのパターンデ
ータを取り込み動作することにより、プログラミング変
更のみで同期パターンの変更や保護段数の変更を行うこ
とができる。

【００７８】また、請求項８に係る発明によれば、状態
メモリの更新動作が制御部により行うことができ、状態
遷移シーケンサをシーケンサ部のプログラミングよりも
柔軟に変更することができる。

【００７９】さらに、請求項９に係る発明によれば、制
御部によってパラレル展開部によるパラレルのパターン
データを入力し同期パターンの一致動作と状態メモリの
遷移動作を行うことにより、同期パターンの変更や保護
段数の変更を容易に行うことができる。

【図面の簡単な説明】

【図１】請求項１の発明の実施例１によるマルチフレー
ム同期制御装置のブロック図である。

【図２】請求項２の発明の実施例２によるマルチフレー
ム同期制御装置のブロック図である。

【図３】請求項５の発明の実施例３によるマルチフレー
ム同期制御装置のブロック図である。

【図４】請求項３と５の発明の実施例４によるマルチフ
レーム同期制御装置のブロック図である。

【図５】請求項７と９の発明の実施例５によるマルチフ
レーム同期制御装置のブロック図である。

【図６】請求項８の発明の実施例６によるマルチフレー
ム同期制御装置のブロック図である。

【図７】請求項８の発明の実施例７によるマルチフレー
ム同期制御装置のブロック図である。

【図８】請求項８の発明の実施例８によるマルチフレー
ム同期制御装置のブロック図である。

【図９】請求項８の発明の実施例９によるマルチフレー
ム同期制御装置のブロック図である。

【図１０】請求項８の発明の実施例１０によるマルチフ
レーム同期制御装置のブロック図である。

【図１１】請求項２の発明の実施例１１によるマルチフ
レーム同期制御装置のブロック図である。

【図１２】請求項４の発明の実施例１２によるマルチフ
レーム同期制御装置のブロック図である。

【図１３】請求項６の発明の実施例１３によるマルチフ
レーム同期制御装置のブロック図である。

【図１４】１つの時分割フレームを複数の方路に分割し
て使用した例を示す説明図である。

【図１５】実施例１〜１３で示したマルチフレーム同期
動作の動作遷移図である。

【図１６】従来のマルチフレーム同期制御装置のブロッ
ク図である。

【図１７】マルチフレーム多重の原理を示す図である。

【符号の説明】

１０ 一致検出部 １１ 受信入力信号 １２ 一致検出信号 ２０ アドレスカウンタ、受信アドレスカウンタ ２１ チャネルアドレスカウンタ ２２ 送信アドレスカウンタ ２３ 受信チャネルアドレス信号２４ 送信チャネルア
ドレス信号 ２５ セレクタ ３０ 設定メモリ ３１ 方路アドレス信号 ３２ ＣＰＵ制御信号 ３３ 同期パターン種別信号 ３４ 保護段数種別信号 ３９ 同期パターン有無信号 ４０ 状態メモリ ４１ 旧状態信号 ５０ シーケンサ部 ５１ 新状態信号 ６０ パラレル展開部 ６１ パラレルパターンデータ ７０ ＣＰＵ ７１ ＣＰＵバス ７２ イカタフェース部 ８０ 受信用ラッチ ８１ 受信ラッチ方路アドレス信号 ８３ 受信ラッチ同期パターン種別信号 ８４ 受信ラッチ保護段数種別信号 ８９ 受信ラッチ同期パターン有無信号 ９０ 送信用ラッチ ９３ 送信ラッチ同期パターン種別信号 ９９ 送信ラッチ同期パターン有無信号 １００ 同期ビット多重部 １０１ 送信入力信号 １０２ 送信出力信号 １１０ 回線品質検出部

Claims (9)

【特許請求の範囲】
1. 【請求項１】 シリアルデータ伝送のフレームをチャネ
   ルの集合で構成した複数の方路に分割し、その方路毎に
   独立にマルチフレームを構成する時分割多重伝送におけ
   るマルチフレーム同期制御装置において、受信入力信号
   とマルチフレーム同期パターンの一致を検出する一致検
   出部と、受信入力信号に同期してフレーム内のチャネル
   アドレスをカウントするアドレスカウンタと、上記チャ
   ネルアドレスによりアドレッシングされ、自チャネルの
   属する方路と自チャネルにマルチフレーム同期パターン
   が有るか無いかの設定内容を保存する設定メモリと、上
   記設定メモリの方路情報によりアドレッシングされ、方
   路毎の同期状態と同期保護カウンタ値及びフレームカウ
   ンタ値を保存する状態メモリと、上記一致検出部からの
   情報と設定メモリからのマルチフレームパターン有無情
   報及び状態メモリからの自方路の現在の状態情報を入力
   し、各入力情報により新しい状態情報を生成するシーケ
   ンサ部とを備えたことを特徴とするマルチフレーム同期
   制御装置。
2. 【請求項２】 上記設定メモリからの自チャネルに対す
   る同期パターン有無信号に基づき送信入力信号にマルチ
   フレーム同期パターンを多重する同期ビット多重部を備
   えたことを特徴とする請求項１記載のマルチフレーム同
   期制御装置。
3. 【請求項３】 上記設定メモリは同期パターン種別信号
   を保存し、この同期パターン種別信号により上記一致検
   出部を制御する構成としたことを特徴とする請求項１ま
   たは２記載のマルチフレーム同期制御装置。
4. 【請求項４】 上記同期ビット多重部は、設定メモリか
   らの自チャネルに対する同期パターン有無信号と同期パ
   ターン種別信号とに基づき送信入力信号にマルチフレー
   ム同期パターンを多重することを特徴とする請求項３記
   載のマルチフレーム同期制御装置。
5. 【請求項５】 上記設定メモリは同期保護段数種別信号
   を保存し、この同期保護段数種別信号により上記シーケ
   ンサ部の動作を制御する構成としたことを特徴とする請
   求項１ないし４のいずれかに記載のマルチフレーム同期
   制御装置。
6. 【請求項６】 設定メモリからの同期保護段数種別信号
   の代わりに、回線品質を検出し回線品質に対応した同期
   保護段数を決定する同期保護段数種別信号を送出する回
   線品質監視部を備えたことを特徴とする請求項５記載の
   マルチフレーム同期制御装置。
7. 【請求項７】 上記一致検出部の代わりにチャネル単位
   に受信入力信号の同期ビットパターンをパラレルに展開
   するパラレル展開部を備え、上記シーケンサ部はパラレ
   ルのパターンデータを直接取り込み、同期パターン検出
   動作と状態遷移動作を同時に行うことを特徴とする請求
   項１ないし６のいずれかに記載のマルチフレーム同期制
   御装置。
8. 【請求項８】 上記シーケンサ部の代わりに、上記一致
   検出部からの情報と設定メモリからの情報及び状態メモ
   リからの自方路の現在の状態情報を入力し、制御部に情
   報を伝えるインタフェース部と、上記状態メモリの内容
   をインタフェース部からの各情報により順次更新する制
   御部を備えたことを特徴とする請求項１ないし６のいず
   れかに記載のマルチフレーム同期制御装置。
9. 【請求項９】 上記一致検出部の代わりにチャネル単位
   に受信入力信号の同期ビットパターンをパラレルに展開
   するパラレル展開部を備え、上記制御部はパラレルのバ
   タンデータと設定メモリの情報をインタフェース部を介
   して入力し同期パターンの一致動作と状態メモリの遷移
   動作を行うことを特徴とする請求項８記載のマルチフレ
   ーム同期制御装置。