JPH01263566A

JPH01263566A - 伝送遅延差測定方式

Info

Publication number: JPH01263566A
Application number: JP63092863A
Authority: JP
Inventors: Hideo Tatsuno; 秀雄龍野; Ikuo Tokizawa; 鴇沢　郁男; Nobuyuki Tokura; 戸倉　信之
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1988-04-15
Filing date: 1988-04-15
Publication date: 1989-10-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は時分割多重ディジタル伝送に利用する。

特に、二つの伝送路の遅延量の差を測定する伝送遅延差
測定方式に関する。本発明は光フアイバ通信装置に利用
するに適する。

〔従来の技術〕

情報伝送の分野では、従来から、線路や伝送装置の支障
移転時、または故障切替を行った後の切戻し時に、現用
伝送路を予備用伝送路に切り替える伝送路切替が行われ
る。このとき、情報の欠落なく無瞬断で伝送路を切り替
えるためには、伝送遅延差を測定して、現用と予備用そ
の双方の伝送路の遅延量を一致させることが必要となる
。

また、回線の使用効率を高めるために、二つの７一ド間
に設置された二つの現用伝送路の空き回線を利用して、
送信側装置で一つの情報列をフレーム毎に二つに分割し
て並列伝送し、受信側装置でこの情報列を合成すること
が行われている。この場合にも、遅延差を測定して、二
つの伝送路の遅延量を一致させることが必要となる。

第５図は従来例ディジタル伝送装置のブロック構成図で
ある。

送信側装置１では、多重化変換装置２によりディジタル
情報列をフレーム多重化し、伝送路切替スイッチ４を経
路して、現用伝送路５および予備用伝送路６に並列に送
出、する。

受信側装置７では、現用伝送路５および予備用伝送路６
のそれぞれについて、ビット同期回路８によりビット同
期をとり、それぞれクロック１１．１２を再生する。位
相同期ループ１５は、クロック１１．１２の位相ゆらぎ
をそれぞれ吸収するとともに、制御回路１６の制御によ
り、どちらか一方のクロックに位相同期したクロック１
７を発生する。フリップフロップ１８は、ビット同期回
路８の出力情報列をクロック１７により取り込み、双方
のビット位相を一致させる。可変長遅延メモリ１９は、
ビット位相の一致した情報列を記憶し、制御回路２０か
らの制御信号２２．２３により、それぞれ一定の時間が
経過した後に記憶情報列を出力する。ビット比較回路２
１は、可変長遅延メモリ１９から読み出した情報列を１
ビツトずつ比較する。制御回路２０は、ビット比較回路
２１の面入力が常時同一ビット符号となるように（例え
ばビット比較回路２１が排他的論理和回路の場合には、
その出力４０が常に「０」となるように）、可変長遅延
メモリ１９を１ビツト毎に制御する。

このようにして、ビット比較回路２１の二つの入力が常
に同一ビット符号となったとき、二つの可変長遅延メモ
リ１９の遅延量が、二つのフリップフロップ１８の出力
における伝送遅延差となる。このとき、二つの可変長遅
延メモリ１９の出力において、二つの情報列が完全に同
一となる。

〔発明が解決しようとする問題点〕

しかし、上述した従来例では、可変長遅延メモリ１９に
よる遅延量を１ビツト毎に変化させる必要があるため、
測定に時間を要する欠点があり、受信したすべての情報
ビットを遅延させる必要があるため、可変長遅延メモリ
１９のメモリ量が大きくなる欠点があった。

例えば、伝送路長の差が３００ｋｍの場合を考える。

一般に、情報がｌｋ＋ｎの伝送路を伝搬するには約５μ
ｓの遅延が生じるので、３００ｋｍであれは約１．５ｍ
ｓの遅延となる。４００Ｍｂ／ｓの伝送路の場合には、
６００ｋｂｉｔの容量をもつ二つの可変長遅延メモリが
必要となる。

本発明は、以上の問題点を解決し、少ないメモＵ　Ｉで
伝送遅延差を測定できる伝送遅延差測定方式を提供する
ことを目的とする。

〔問題点を解決するための手段〕

本発明の伝送遅延差測定方式は、二つの伝送路からそれ
ぞれ受信した二つの情報列について遅延量の差より短い
時間を１単位とする伝送単位の位相を一致させる同期手
段と、この二つの情報列の位相を伝送単位分の時間毎に
ずらす遅延手段と、この遅延手段の二つの出力が同一の
値となるように遅延手段の遅延量を制御する制御手段と
、同期手段による位相調整量と制御手段により制御され
た遅延量とを加算して二つの伝送路の遅延量の差を出力
する加算手段とを備えたことを特徴とする。

遅延手段の出力の同一を判断するには、伝送単位内の一
以上任意個のビットについて比較する。

この比較は、各伝送単位の同じ位置のビットについて行
う。

本発明はフレーム多量伝送装置およびセル多重伝送装置
に利用される。フレーム多重伝送装置は、複数端末から
の情報列をそれぞれフレーム内の所定のビット位置に割
り当てて多重伝送する装置である。このような装置で本
発明を実施するには、伝送単位としてフレームを用いる
。すなわち、同期手段は二つの伝送路から受信した情報
列についてフレーム位相を一致させ、遅延手段はフレー
ム単位で情報列を遅延させる。また、セル多重伝送装置
は、情報列を一定の長さに分割してそれぞれに宛先を表
すビットその他を付加したセル（これを特に「主情報セ
ル」という）と、これらのセルの同期を確立するために
、特定パタンの同期ビットを特定位置に配置した主情報
セルと等しい長さのセル（これを「同期セル」という）
とを多重伝送する装置である。このような装置で本発明
を実施するには、伝送単位としてセルを用いる。すなわ
ち、同期手段は二つの伝送路から受信した情報列につい
てセル位相を一致させ、遅延手段はセル単位で情報列を
遅延させる。

〔作　用〕

通常のディジタル伝送に必要なフレーム構成またはセル
構成を用い、フレーム単位またはセル単位の遅延差と、
フレーム内またはセル内の遅延差とをそれぞれ測定して
加算する。これにより、少ないメモリ量で伝送遅延差を
測定できる。

〔実施例〕

第１図は本発明第一実施例ディジタル伝送装置のブロッ
ク構成図である。この実施例は、本発明をフレーム多重
伝送装置に実施したものである。

この装置は、同一のディジタル情報列を現用伝送路５お
よび予備用伝送路６に伝送させる送信側装置１と、現用
伝送路５および予備用伝送路６によって生じる遅延量の
差を受信側装置７内で測定する測定手段とを備える。

測定手段は、現用伝送路５および予備用伝送路６からそ
れぞれ受信した二つの情報列について、遅延量の差より
短い時間を１単位とする伝送単位、すなわちフレームの
位相を一致させる同期手段、すなわちビット同期回路８
、フレーム同期回路２４およびエラスティックストアメ
モリ４１と、この二つの情報列の位相をフレーム分の時
間毎にずらす遅延手段、すなわち二つの可変遅延回路２
８と、この二つの可変遅延回路２８の出力が同一の値と
なるようにこの二つの可変遅延回路２８の遅延量を制御
する制御手段、すなわちビット比較回路２１および制御
回路２９と、同期手段による位相調整量と上記制御手段
により制御された遅延量とを加算して上記二つの伝送路
の遅延量の差を出力する加算手段、すなわちフレームパ
ルス間位相差検出回路２５、遅延差検出回路２６および
加算回路２７を備える。

送信側装置１では、多重化変換装置２によりディジタル
情報列をフレーム多重化し、伝送路切替スイッチ４を経
路して、現用伝送路５および予備用伝送路６に並列に送
出する。

受信側装置７では、現用伝送路５および予備用伝送路６
のそれぞれについて、ビット同期回路８によりビット同
期をとり、それぞれクロック１１．１２を再生する。フ
レーム同期回路２４は、クロック１１．１２によりビッ
ト同期回路８の出力情報列のフレーム同期ヲトリ、フレ
ームパルス３０．３１を発生する。エラスティックスト
アメモリ４１は、フレームパルス３０．３１の位相を基
準とし、クロック１１．１２により受信情報列を記憶す
る。エラスティックストアメモリ４１はまた、共通の局
クロック源４２が発生する局フレームパルス３２を基準
とし、この局クロック源４２が発生する局クロックパル
ス３３により、記憶した情報列を出力する。これにより
、現用伝送路５から受信した情報列と、予備用伝送路６
から受信した情報列とのフレーム位相が一致する。

二つの可変遅延回路２８には、フレーム位相が一致した
情報列がそれぞれ人力される。この可変遅延回路２８の
出力はビット比較回路２１に供給される。

制御回路２９は、ビット比較回路２１の出力４０を参照
しながら、制御信号３７．３８により可変遅延回路２８
の遅延量を変化させ、ビット比較回路２１の人力が常に
同一ビット符号となるように制御する。

すなわち、一方の可変遅延回路２８の遅延量を最低とし
、他方の可変遅延回路２８の遅延量をフレーム長単位で
増加させて、ビット比較回路２１の二つの人力が常時同
一ビット符号となるように（例えばビット比較回路２１
として排他的論理和回路を用いた場合には、その出力４
０が常に「０」となるように）する。上記他方の可変遅
延回路２８の遅延量が最大となっても、ビット比較回路
２１の二つの入力が常時同一ビット符号とならない場合
には、この可変遅延回路２８の遅延量を最低とし、上記
一方の可変遅延回路２８の遅延量を同様にして増加させ
る。

ビット比較回路２１の二つの入力が常時同一ビット符号
となったとき、制御回路２９は、各可変遅延回路２８の
遅延量の差をフレーム長単位の伝送遅延差と判定する。

可変遅延回路２８の遅延量をフレーム位相単位で変化さ
せることから、判定に要する時間は短い。

フレームハスル間位相差検出回路２５は、フレームパル
ス３０．３１の位相からそれぞれ局フレームパルス３２
の位相を引いた遅延差を検出し、それぞれフレームパル
ス間遅延差信号３４．３５として、遅延差検出回路２６
に出力する。遅延差検出回路２６は、フレームパルス間
遅延信号３４と３５との間の遅延差を検出する。加算回
路２７は、制御回路２９が検出したフレーム位相同期後
の伝送遅延差と、遅延差検出回路２６が検出したエラス
ティックストアメモリ４１における遅延差の和をとる。

これにより、ビット同期回路８の出力における伝送路遅
延差が求められる。

第２図は情報列のフォーマットを示す。この情報列は、
遅延量が異なるだけで、現用伝送路と予備用伝送路とで
共通である。

この情報列はフレームにより構成され、個々のフレーム
は、フレーム同期ピッ）Ｆおよび主情報Ｉにより構成さ
れる。ビット比較回路２１では、主情報Ｉ内の一以上任
意個のピッ）Ｄを比較する。

ただし、比較の対象となるピッ）Ｄは、各フレームの同
一ビット位置であることが必要である。主情報Ｉ内のす
べてのビットを比較の対象とすることもできる。

以上説明した実施例は、通常のディジタル伝送に必要な
フレーム構成を変更することなく、受信側装置７に、メ
モリ容量の少ない二つの可変遅延回路２８、その制御回
路２９、ビット比較回路２１、フレームパルス間位相差
検出回路２５を付加するだけで、現用伝送路５と予備用
伝送路６との伝送遅延差を検出することができる。なお
、ビット同期回路８、フレーム同期回路２４、局クロッ
ク源４２、エラスティックストアメモリ４１は通常のデ
ィジタル伝送装置でも必要な回路である。

第３図は本発明第二実施例ディジタル伝送装置のブロッ
ク構成図である。この実施例は、本発明をセル多重伝送
装置に実施したものである。

測定手段は、現用伝送路５および予備用伝送路６の二つ
の伝送路から受信した二つの情報列について遅延量の差
より短い時間を１単位とする伝送単位すなわちセルの位
相を一致させる同期手段、すなわちビット同期回路８、
セル同期回路４５およびエラスティックストアメモリ４
１と、この二つの情報列の位相をセル分の時間毎にずら
す遅延手段、すなわち二つの可変遅延回路２８と、この
二つの可変遅延回路２８の出力が同一の値となるように
この二つの可変遅延回路２８の遅延量を制御する制御手
段、すなわちビット比較回路２１および制御回路２９と
、同期手段による位相調整量と上記制御手段により制御
された遅延量とを加算して上記二つの伝送路の遅延量の
差を出力する加算手段、すなわちセル位相パルス間位相
差検出回路４８、遅延差検出回路２６および加算回路２
７を備える。

送信側装置１では、セル同期バタン挿入回路４４が、ク
ロスコネクトスイッチ４３の出力した空セル、すわなち
主情報を含んでいないセルに、セル同期バタンを挿入す
る。ある一定のセル数を越えても空セルが到来しない場
合には、強制的にセル同期バタンを挿入する。伝送路切
替スイッチ４は、セル同期バタン挿入回路４４の出力を
現用伝送路５と予備用伝送路６との双方に接続し、同一
情報列を並列に伝送させる。

受信側装置７では、現用伝送路５および予備用伝送路６
のそれぞれについて、ビット同期回路８によりビット同
期をとり、それぞれクロック１１．１２を再生する。セ
ル同期回路４５は、クロック１１．１２により、セル位
相パルス４６．４７を再生する。エラスティックストア
メモリ４１は、セル位相パルス４６．４７の位相を基準
とし、クロック１１．１２により受信情報列を記憶する
。エラスティックストアメモリ４１はまた、共通の局ク
ロック源４２が発生する局クロックパルスにより、記憶
した情報列を出力する。これにより、現用伝送路５から
受信した情報列と、予備用伝送路６から受信した情報列
とのセル位相が一致する。

二つの可変遅延回路２８には、セル位相が一致した情報
列がそれぞれ入力される。可変遅延回路２８、ビット比
較回路２１および制御回路２９の動作については、可変
遅延回路２８の遅延量をセル位相単位で変化させる点を
除いて第一実施例と同等である。

このようにして、制御回路２９で、現用伝送路５と予備
用伝送路６との間のセル位相単位の伝送遅延差を検出で
きる。

セル位相パルス間位相差検出回路４８は、フレームパル
スの代わりにセル位相パルスが供給されるだけで、第一
実施例のフレームパルス間位相差検出回路２５と同じに
動作する。

遅延差検出回路２６は、エラスティックストアメモリ４
１における現用側と予備用側との遅延差を検出する。加
算回路２７は、制御回路２９が検出したセル位相同期後
の伝送遅延差と、エラスティックストアメモリ４１にお
ける遅延差の和をとる。これにより、ビット同期回路８
の出力における伝送路遅延差が求められる。

第４図は情報列のフォーマットを示す。この情報列は、
遅延量が異なるだけで、現用伝送路と予備用伝送路とで
共通である。

この情報列は主情報セルおよび同期セルにより構成され
る。主情報セルは、宛先を示す論理チアネル番号ＬＣＮ
と、クロスコネクトスイッチにおいて出方路を選択する
ためのルート識別子を含む領域Ｖと、主情報■とにより
構成される。論理チャネル番号ＬＣＮと領域Ｖとがヘッ
ダＨを構成する。同期セルは、同期ビット列Ｆと、監視
情報その他を含む領域Ｓとにより構成される。各セルは
同一ビット長である。

ビット比較回路２１では、主情報セルの主情報■に含ま
れる一以上のビットＤおよびそれと同じビット位置の同
期セル内の一以上のピッ）Ｄを比較する。ただし、比較
の対象となるピッ）Ｄは、各セルの同一ビット位置であ
ることが必要である。

主情報■内のすべてのビットを比較の対象とすることも
できる。

以上説明した実施例は、通常のディジタル伝送に必要な
セル構成を変更することなく、受信側装置に、メモリ容
量の少ない二つの可変遅延回路２８、４その制御回路２
９、ビット比較回路２１、セル位＋目パルス間位相差検
出回路４８を付加するだけで、現用伝送路５と予備用伝
送路６との伝送遅延差を検出することができる。なお、
セル同期バタン挿入回路４４、ビット同期回路８、セル
同期回路４５、局クロック源４２、エラスティックスト
アメモリ４１は通常のディジタル伝送装置でも必要な回
路である。

〔発明の効果〕

以上説明したように、本発明の伝送遅延差測定方式は、
通常のディジタル伝送に必要なフレーム構成またはセル
構成を変更することなく、少ないハード徽、短い測定時
間で伝送路の遅延差を測定できる。

本発明は、伝送路の切替に利用し、測定された遅延差を
補正した無瞬断伝送路切替を行うことができる効果があ
る。また、二つの現用伝送路の空き回線を利用した情報
例の分割伝送に利用して、伝送品質を維持できる効果が
ある。

【図面の簡単な説明】

第１図は本発明第一実施例ディジタル伝送装置のブロッ
ク構成図。第２図は情報列のフォーマットを示す図。第３図は本発明第二実施例ディジクル伝送装置のブロッ
ク構成図。第４図は情報列のフォーマットを示す図。第５図は従来例ディジタル伝送装置のブロック構成図。１・・・送信側装置、２・・・多重化変換装置、４・・
・伝送路切替スイッチ、５・・・現用伝送路、６・・・
予備用伝送路、７・・・受信側装置、訃・・ビット同期
回路、１５・・・位相同期ループ、１６．２０．２９・
・・制御回路、１８・・・フリップフロップ、１９・・
・可変長遅延メモリ、２１・・・ビット比較回路、２４
・・・フレーム同期回路、２５・・・フレームパルス間
位相差検出回路、２６・・・遅延差検出回路、２７・・
・加算回路、２８・・・可変遅延回路、４１・・・エラ
スティックストアメモリ、４２・・・局クロック源、４
３・・・クロスコネクトスイッチ、４４・・・セル同Ｘ
ｌｌパタン挿入回路、４５・・・セル同期回路、４８・
・・セル位相パルス間位相差検出回路。特許出願人　日本電信電話株式会社代理人　弁理士　井　出　直　孝

Claims

【特許請求の範囲】１、同一のディジタル情報列を二つの伝送路に伝送させ
る手段と、この二つの伝送路によって生じる情報列の遅延量の差を
受信側で測定する測定手段とを備えた伝送遅延差測定方式において、上記測定手段は、上記二つの伝送路からそれぞれ受信した二つの情報列に
ついて上記遅延量の差より短い時間を１単位とする伝送
単位の位相を一致させる同期手段と、この二つの情報列の位相を伝送単位分の時間毎にずらす
遅延手段と、この遅延手段の二つの出力が同一の値となるように上記
遅延手段の遅延量を制御する制御手段と、上記同期手段
による位相調整量と上記制御手段により制御された遅延
量とを加算して上記二つの伝送路の遅延量の差を出力す
る加算手段とを含むことを特徴とする伝送遅延差測定方式。