JPH0522854A - サージ防護デバイス - Google Patents
サージ防護デバイスInfo
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- JPH0522854A JPH0522854A JP17208491A JP17208491A JPH0522854A JP H0522854 A JPH0522854 A JP H0522854A JP 17208491 A JP17208491 A JP 17208491A JP 17208491 A JP17208491 A JP 17208491A JP H0522854 A JPH0522854 A JP H0522854A
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Abstract
(57)【要約】
【目的】 本発明は、雷誘導サージあるいはスイッチン
グサージその他の異常電圧から電気回路系を保護するサ
ージ防護デバイスに関し、複数のサージ防護素子間の電
気的特性を均一化し、サージ防護機能を高め、通信回線
に挿入した場合には伝送特性の劣化を防ぐことを目的と
する。 【構成】 第１の導電性を有する半導体基板の両面に第
２の導電性を有する領域を形成し、両面の第２の導電性
を有する各領域内にそれぞれ第１の導電性を有する高濃
度不純物領域を形成し、両面の第２の導電性を有する領
域および第１の導電性を有する高濃度不純物領域に電極
を接続して構成されるサージ防護素子を前記半導体基板
上に複数個形成し、この複数のサージ防護素子を１つの
チップ内に集積化したことを特徴とする。
グサージその他の異常電圧から電気回路系を保護するサ
ージ防護デバイスに関し、複数のサージ防護素子間の電
気的特性を均一化し、サージ防護機能を高め、通信回線
に挿入した場合には伝送特性の劣化を防ぐことを目的と
する。 【構成】 第１の導電性を有する半導体基板の両面に第
２の導電性を有する領域を形成し、両面の第２の導電性
を有する各領域内にそれぞれ第１の導電性を有する高濃
度不純物領域を形成し、両面の第２の導電性を有する領
域および第１の導電性を有する高濃度不純物領域に電極
を接続して構成されるサージ防護素子を前記半導体基板
上に複数個形成し、この複数のサージ防護素子を１つの
チップ内に集積化したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、雷誘導サージあるいは
スイッチングサージその他の異常電圧から電気回路系を
保護するサージ防護デバイスに関する。
スイッチングサージその他の異常電圧から電気回路系を
保護するサージ防護デバイスに関する。
【０００２】
【従来の技術】ｐｎｐｎ４層構造のサイリスタ（ＳＣ
Ｒ）を利用したサージ防護素子は、降伏電圧（ブレーク
オーバ電圧）以上の異常電圧が印加されたときに、素子
内に低インピーダンス電流通路を形成して順方向阻止状
態から導通状態に変えるＳＣＲ動作により、異常電圧に
伴う大電流を吸収して素子の両端電圧を一定電圧値以下
にクランプし、電気回路系を保護する素子である。
Ｒ）を利用したサージ防護素子は、降伏電圧（ブレーク
オーバ電圧）以上の異常電圧が印加されたときに、素子
内に低インピーダンス電流通路を形成して順方向阻止状
態から導通状態に変えるＳＣＲ動作により、異常電圧に
伴う大電流を吸収して素子の両端電圧を一定電圧値以下
にクランプし、電気回路系を保護する素子である。
【０００３】なお、サージ防護素子は、正負のサージに
対して同等の防護機能を果たすために、２つのＳＣＲを
同一基板内で逆並列接続した構造をもつ。すなわち、図
３の等価回路に示すように、浮遊ベース層を共有した２
つのＳＣＲ２１，２２を逆並列接続して構成される。
対して同等の防護機能を果たすために、２つのＳＣＲを
同一基板内で逆並列接続した構造をもつ。すなわち、図
３の等価回路に示すように、浮遊ベース層を共有した２
つのＳＣＲ２１，２２を逆並列接続して構成される。
【０００４】図４は、サージ防護素子の従来構造を示す
断面図である。なお、ここでは第１の導電性を示す領域
をｐ型とし、第２の導電性を示す領域をｎ型とする。図
において、ｐ型の半導体基板（ｐベース）１の両面に、
ｎ型の低濃度不純物領域（ｎベース）２を拡散法その他
の手法により形成する。このｎ型の低濃度不純物領域２
内に、ｐ型の高濃度不純物領域（アノード）３と、必要
があればオーミック接合形成のためのｎ型の高濃度不純
物領域（カソード）４を形成する。また、ｐ型の半導体
基板１の両面に、表面リーク電流防止ガードリングとな
るｐ型の高濃度不純物領域５を形成する。さらに、それ
らの表面に、シリコン酸化膜などの保護膜６を酸化法あ
るいは堆積法その他の手法により形成し、ｎ型の低濃度
不純物領域２，ｐ型の高濃度不純物領域３，ｎ型の高濃
度不純物領域４の位置に窓開けを施す。その窓全面に電
極７を形成し、個々の素子チップに切断する。なお、図
４は切断後の１つのサージ防護素子のチップを示す。
断面図である。なお、ここでは第１の導電性を示す領域
をｐ型とし、第２の導電性を示す領域をｎ型とする。図
において、ｐ型の半導体基板（ｐベース）１の両面に、
ｎ型の低濃度不純物領域（ｎベース）２を拡散法その他
の手法により形成する。このｎ型の低濃度不純物領域２
内に、ｐ型の高濃度不純物領域（アノード）３と、必要
があればオーミック接合形成のためのｎ型の高濃度不純
物領域（カソード）４を形成する。また、ｐ型の半導体
基板１の両面に、表面リーク電流防止ガードリングとな
るｐ型の高濃度不純物領域５を形成する。さらに、それ
らの表面に、シリコン酸化膜などの保護膜６を酸化法あ
るいは堆積法その他の手法により形成し、ｎ型の低濃度
不純物領域２，ｐ型の高濃度不純物領域３，ｎ型の高濃
度不純物領域４の位置に窓開けを施す。その窓全面に電
極７を形成し、個々の素子チップに切断する。なお、図
４は切断後の１つのサージ防護素子のチップを示す。
【０００５】その後、両面の電極７にハンダ８をハンダ
浸漬により付着させ、リード９を接続し、全体をエポキ
シ樹脂その他のプラスチックモールド１０で覆って製品
とする。
浸漬により付着させ、リード９を接続し、全体をエポキ
シ樹脂その他のプラスチックモールド１０で覆って製品
とする。
【０００６】なお、以上示した各部は半導体基板１の両
面に対称形に形成され、２つのＳＣＲを逆並列接続した
状態が作られる。図４では、上面および下面にそれぞれ
形成される各部の符号にａ，ｂを付して区別する。
面に対称形に形成され、２つのＳＣＲを逆並列接続した
状態が作られる。図４では、上面および下面にそれぞれ
形成される各部の符号にａ，ｂを付して区別する。
【０００７】ここで、サージ防護素子の機能について説
明する。上面の電極７ａに正電圧が印加されている場合
には、ｎ型の低濃度不純物領域２ａとｐ型の半導体基板
１とによるｐｎ接合は逆バイアスとなり、印加電圧が接
合降伏電圧を越えるまでは電流は流れず、通常は高イン
ピーダンス状態にある。しかし、接合降伏電圧を越える
サージが入ると、このｐｎ接合の降伏によってｐ型の半
導体基板１に電荷が注入される。
明する。上面の電極７ａに正電圧が印加されている場合
には、ｎ型の低濃度不純物領域２ａとｐ型の半導体基板
１とによるｐｎ接合は逆バイアスとなり、印加電圧が接
合降伏電圧を越えるまでは電流は流れず、通常は高イン
ピーダンス状態にある。しかし、接合降伏電圧を越える
サージが入ると、このｐｎ接合の降伏によってｐ型の半
導体基板１に電荷が注入される。
【０００８】さて、ｐ型の高濃度不純物領域３ａ−ｎ型
の低濃度不純物領域２ａ−ｐ型の半導体基板１−ｎ型の
低濃度不純物領域２ｂ（ｎ型の高濃度不純物領域４ｂ）
で構成されるｐｎｐｎ構造（ＳＣＲ構造）において、ｐ
型の半導体基板１はＳＣＲのベース層を構成するので、
ここへの電荷注入によりこのＳＣＲがオンとなる。すな
わち、サージ電圧の印加によってＳＣＲがオンとなり、
低インピーダンスとなってサージ電流を通過させる。こ
のサージによる異常電流通過後の定常状態では、ベース
層を構成するｐ型の半導体基板１内の電荷再結合による
電荷消滅のために、ＳＣＲはオン状態を維持できず、オ
フ状態に自動復帰する（例えば、特願昭６３−１３７３
１０号）。
の低濃度不純物領域２ａ−ｐ型の半導体基板１−ｎ型の
低濃度不純物領域２ｂ（ｎ型の高濃度不純物領域４ｂ）
で構成されるｐｎｐｎ構造（ＳＣＲ構造）において、ｐ
型の半導体基板１はＳＣＲのベース層を構成するので、
ここへの電荷注入によりこのＳＣＲがオンとなる。すな
わち、サージ電圧の印加によってＳＣＲがオンとなり、
低インピーダンスとなってサージ電流を通過させる。こ
のサージによる異常電流通過後の定常状態では、ベース
層を構成するｐ型の半導体基板１内の電荷再結合による
電荷消滅のために、ＳＣＲはオン状態を維持できず、オ
フ状態に自動復帰する（例えば、特願昭６３−１３７３
１０号）。
【０００９】一方、構造の対称性から下面の電極７ｂに
正電圧サージが印加された場合も同様に、ｐ型の高濃度
不純物領域３ｂ−ｎ型の低濃度不純物領域２ｂ−ｐ型の
半導体基板１−ｎ型の低濃度不純物領域２ａ（ｎ型の高
濃度不純物領域４ａ）で構成されるＳＣＲが動作する。
正電圧サージが印加された場合も同様に、ｐ型の高濃度
不純物領域３ｂ−ｎ型の低濃度不純物領域２ｂ−ｐ型の
半導体基板１−ｎ型の低濃度不純物領域２ａ（ｎ型の高
濃度不純物領域４ａ）で構成されるＳＣＲが動作する。
【００１０】このような機能を有するＳＣＲの電気的特
性は、上述した接合降伏現象、ＳＣＲの負性抵抗現象そ
の他によって決定されるので、各拡散層の濃度および濃
度分布、また拡散深さに鋭敏に影響される。したがっ
て、基板への拡散条件の微妙な違いにより、同一チップ
内でも順方向および逆方向の特性が異なることが多い。
性は、上述した接合降伏現象、ＳＣＲの負性抵抗現象そ
の他によって決定されるので、各拡散層の濃度および濃
度分布、また拡散深さに鋭敏に影響される。したがっ
て、基板への拡散条件の微妙な違いにより、同一チップ
内でも順方向および逆方向の特性が異なることが多い。
【００１１】図５は、サージ防護素子の使用形態例を示
す図である。(a) は接地型防護の場合の構成であり、電
気回路３１に接続された通信回線（あるいは電源線）３
２，３３と接地間にサージ防護素子３４，３５がそれぞ
れ接続される。サージ防護素子３４，３５は通信回線３
２，３３に誘起されたサージ電流を接地するので、電気
回路３１を破壊から護ることができる。
す図である。(a) は接地型防護の場合の構成であり、電
気回路３１に接続された通信回線（あるいは電源線）３
２，３３と接地間にサージ防護素子３４，３５がそれぞ
れ接続される。サージ防護素子３４，３５は通信回線３
２，３３に誘起されたサージ電流を接地するので、電気
回路３１を破壊から護ることができる。
【００１２】(b) はバイパス型防護の場合の構成であ
り、通信回線３２，３３および電源線３６，３７に接続
された電気回路３１をバイパスする経路にサージ防護素
子３４，３５がそれぞれ接続される。サージ防護素子３
４，３５は、例えば電源線３６，３７に誘起されたサー
ジ電流を接地型防護回路が敷設されている通信回線３
２，３３側にバイパスさせるので、電気回路３１を破壊
から護ることができる。また、通信回線３２，３３側か
ら電源線３６，３７側にバイパスする場合でも同様であ
る。
り、通信回線３２，３３および電源線３６，３７に接続
された電気回路３１をバイパスする経路にサージ防護素
子３４，３５がそれぞれ接続される。サージ防護素子３
４，３５は、例えば電源線３６，３７に誘起されたサー
ジ電流を接地型防護回路が敷設されている通信回線３
２，３３側にバイパスさせるので、電気回路３１を破壊
から護ることができる。また、通信回線３２，３３側か
ら電源線３６，３７側にバイパスする場合でも同様であ
る。
【００１３】このように、サージ防護素子はペアで用い
られることが多い。
られることが多い。
【００１４】
【発明が解決しようとする課題】ところで、上述したよ
うに、１つのサージ防護素子でも順方向および逆方向の
電気的特性を一致させることが困難であるので、複数の
サージ防護素子の電気的特性を一致させることはさらに
困難といえる。このような状況において、通信回線（あ
るいは電源線）３２，３３（３６，３７）に例えば雷サ
ージが発生した場合には、２つのサージ防護素子３４，
３５には同位相のサージ電圧が印加されるが、このとき
２つのサージ防護素子の電気的特性が異なると各ＳＣＲ
がオンになる電圧に違いが生じる。したがって、各サー
ジ防護素子がオンになるタイミングがずれ、保護すべき
電気回路に瞬間的に高電圧（横サージ）が印加され、サ
ージ防護の機能を失うことがある。
うに、１つのサージ防護素子でも順方向および逆方向の
電気的特性を一致させることが困難であるので、複数の
サージ防護素子の電気的特性を一致させることはさらに
困難といえる。このような状況において、通信回線（あ
るいは電源線）３２，３３（３６，３７）に例えば雷サ
ージが発生した場合には、２つのサージ防護素子３４，
３５には同位相のサージ電圧が印加されるが、このとき
２つのサージ防護素子の電気的特性が異なると各ＳＣＲ
がオンになる電圧に違いが生じる。したがって、各サー
ジ防護素子がオンになるタイミングがずれ、保護すべき
電気回路に瞬間的に高電圧（横サージ）が印加され、サ
ージ防護の機能を失うことがある。
【００１５】また、通信回線にペアでサージ防護素子が
挿入された場合には、伝送特性への影響が問題となるこ
とがある。図６に示すように、サージ防護素子３４，３
５のオフ時のインピーダンスをＺa ，Ｚb とし、通信回
線３２，３３の抵抗をＲa ，Ｒb とすると、サージ防護
素子のＳＣＲが作動しない低レベル誘導雑音その他の同
相雑音が入った場合に、電気回路３１に雑音電圧を誘起
させない条件は、Ｒa ・Ｚb ＝Ｒb ・Ｚaである。しか
し、このバランスが崩れて不平衡になると、同相の雑音
源でありながら通信回線３２，３３の不平衡に基づく雑
音電圧が電気回路３１に誘起される。一般の通信回線で
はＲa とＲb との差はわずかであるので、平衡状態を維
持するには、 Ｚa ≒Ｚb が要求される。ところが、上述したように複数のサージ
防護素子の電気的特性を一致させることは容易ではな
く、通常は拡散層の濃度などに影響されて電気的特性が
大幅に異なることが多い。したがって、図５，図６に示
すように複数のサージ防護素子を用いる場合には、各素
子を測定して電気的特性の合ったものを選別する必要が
あった。それでも完全に一致したものを選ぶことは容易
でなく、ペアで用いるサージ防護素子間の平衡は十分と
は言えなかった。
挿入された場合には、伝送特性への影響が問題となるこ
とがある。図６に示すように、サージ防護素子３４，３
５のオフ時のインピーダンスをＺa ，Ｚb とし、通信回
線３２，３３の抵抗をＲa ，Ｒb とすると、サージ防護
素子のＳＣＲが作動しない低レベル誘導雑音その他の同
相雑音が入った場合に、電気回路３１に雑音電圧を誘起
させない条件は、Ｒa ・Ｚb ＝Ｒb ・Ｚaである。しか
し、このバランスが崩れて不平衡になると、同相の雑音
源でありながら通信回線３２，３３の不平衡に基づく雑
音電圧が電気回路３１に誘起される。一般の通信回線で
はＲa とＲb との差はわずかであるので、平衡状態を維
持するには、 Ｚa ≒Ｚb が要求される。ところが、上述したように複数のサージ
防護素子の電気的特性を一致させることは容易ではな
く、通常は拡散層の濃度などに影響されて電気的特性が
大幅に異なることが多い。したがって、図５，図６に示
すように複数のサージ防護素子を用いる場合には、各素
子を測定して電気的特性の合ったものを選別する必要が
あった。それでも完全に一致したものを選ぶことは容易
でなく、ペアで用いるサージ防護素子間の平衡は十分と
は言えなかった。
【００１６】本発明は、複数のサージ防護素子間の電気
的特性を均一化し、サージ防護機能を高め、通信回線に
挿入した場合には伝送特性の劣化を防ぐことができるサ
ージ防護デバイスを提供することを目的とする。
的特性を均一化し、サージ防護機能を高め、通信回線に
挿入した場合には伝送特性の劣化を防ぐことができるサ
ージ防護デバイスを提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明は、第１の導電性
を有する半導体基板の両面に第２の導電性を有する領域
を形成し、両面の第２の導電性を有する各領域内にそれ
ぞれ第１の導電性を有する高濃度不純物領域を形成し、
両面の第２の導電性を有する領域および第１の導電性を
有する高濃度不純物領域に電極を接続して構成されるサ
ージ防護素子を前記半導体基板上に複数個形成し、この
複数のサージ防護素子を１つのチップ内に集積化したこ
とを特徴とする。
を有する半導体基板の両面に第２の導電性を有する領域
を形成し、両面の第２の導電性を有する各領域内にそれ
ぞれ第１の導電性を有する高濃度不純物領域を形成し、
両面の第２の導電性を有する領域および第１の導電性を
有する高濃度不純物領域に電極を接続して構成されるサ
ージ防護素子を前記半導体基板上に複数個形成し、この
複数のサージ防護素子を１つのチップ内に集積化したこ
とを特徴とする。
【００１８】
【作用】従来は、サージ防護素子の製造過程で各素子を
個別に切り離した上で、リードその他を付加して製品化
していた。これは、製造時に隣接して形成された素子間
では基板同一面の拡散条件の差異がほとんどなく、同一
方向ＳＣＲの電気的特性が極めて近似しているにもかか
わらず、製造時に隣接していたか否かの判別を不能にす
るばかりでなく、表裏の区別もつかなくなり、さらに他
の基板から製造されたものまでも混在する状態を作り出
していた。
個別に切り離した上で、リードその他を付加して製品化
していた。これは、製造時に隣接して形成された素子間
では基板同一面の拡散条件の差異がほとんどなく、同一
方向ＳＣＲの電気的特性が極めて近似しているにもかか
わらず、製造時に隣接していたか否かの判別を不能にす
るばかりでなく、表裏の区別もつかなくなり、さらに他
の基板から製造されたものまでも混在する状態を作り出
していた。
【００１９】一方、拡散時のドーピングガスの流れなど
に影響され、基板表裏の拡散条件などの微妙な違いによ
り順方向および逆方向の電気的特性をも正確に一致させ
ることが困難な本素子の特徴からみて、製品化された各
素子の電気的特性のばらつきは避けられず、上述したよ
うに少なくともペアで組み合わせるサージ防護素子を選
別するには、改めて電気的特性を測定する必要があっ
た。
に影響され、基板表裏の拡散条件などの微妙な違いによ
り順方向および逆方向の電気的特性をも正確に一致させ
ることが困難な本素子の特徴からみて、製品化された各
素子の電気的特性のばらつきは避けられず、上述したよ
うに少なくともペアで組み合わせるサージ防護素子を選
別するには、改めて電気的特性を測定する必要があっ
た。
【００２０】本発明は、サージ防護素子が上述したよう
に複数（少なくともペア）の組み合わせで用いられ、個
別素子として扱われることがないことを考慮し、製造過
程で１個ずつ切り離すことなく、隣接する複数の素子を
まとめて切り離して１チップ化することにより、容易に
複数のサージ防護素子間の電気的特性を均一化させるこ
とができる。
に複数（少なくともペア）の組み合わせで用いられ、個
別素子として扱われることがないことを考慮し、製造過
程で１個ずつ切り離すことなく、隣接する複数の素子を
まとめて切り離して１チップ化することにより、容易に
複数のサージ防護素子間の電気的特性を均一化させるこ
とができる。
【００２１】なお、本発明では、複数のサージ防護素子
を集積化したものをサージ防護デバイスとしている。
を集積化したものをサージ防護デバイスとしている。
【００２２】
【実施例】図１は、本発明のサージ防護デバイスの第一
実施例構造を示す断面図である。なお、本実施例は、図
５(a) に示す接地型防護回路に適用するためにサージ防
護素子を２素子ペアでチップ化し、チップ片面の各素子
のリードを接続した３端子デバイスとした構成である
が、各素子は図４に示す従来構造と同一であり同一符号
を付して説明に代える。
実施例構造を示す断面図である。なお、本実施例は、図
５(a) に示す接地型防護回路に適用するためにサージ防
護素子を２素子ペアでチップ化し、チップ片面の各素子
のリードを接続した３端子デバイスとした構成である
が、各素子は図４に示す従来構造と同一であり同一符号
を付して説明に代える。
【００２３】すなわち、各素子対応のリード９ａを図５
(a) における各通信回線（あるいは電源線）３２，３３
にそれぞれ接続し、共通接続されたリード９ｂを接地に
接続することにより、製造時に隣接して形成され、少な
くとも同一方向で電気的特性が揃った素子をそのままペ
アで用いることが可能となる。したがって、通信回線あ
るいは電源線からの同位相雑音およびサージに対して同
一方向の各ＳＣＲを作動させることができ、均等な負荷
および均等なサージ応答を実現することができる。
(a) における各通信回線（あるいは電源線）３２，３３
にそれぞれ接続し、共通接続されたリード９ｂを接地に
接続することにより、製造時に隣接して形成され、少な
くとも同一方向で電気的特性が揃った素子をそのままペ
アで用いることが可能となる。したがって、通信回線あ
るいは電源線からの同位相雑音およびサージに対して同
一方向の各ＳＣＲを作動させることができ、均等な負荷
および均等なサージ応答を実現することができる。
【００２４】図２は、本発明のサージ防護デバイスの第
二実施例構造を示す断面図である。なお、本実施例は、
図５(b) に示すバイパス型防護回路に適用するためにサ
ージ防護素子を２素子ペアでチップ化し、各素子のリー
ドをそれぞれ引き出した４端子デバイスとした構成であ
るが、各素子は図４に示す従来構造と同一であり同一符
号を付して説明に代える。
二実施例構造を示す断面図である。なお、本実施例は、
図５(b) に示すバイパス型防護回路に適用するためにサ
ージ防護素子を２素子ペアでチップ化し、各素子のリー
ドをそれぞれ引き出した４端子デバイスとした構成であ
るが、各素子は図４に示す従来構造と同一であり同一符
号を付して説明に代える。
【００２５】すなわち、一方の素子のリード９ａ，９ｂ
を通信回線３２と電源線３６に接続し、他方の素子のリ
ード９ａ，９ｂを通信回線３３と電源線３７に接続する
ことにより、製造時に隣接して形成され、それぞれ同一
方向で電気的特性が揃った素子をそのままペアで用いる
ことが可能となる。したがって、通信回線３２，３３あ
るいは電源線３６，３７からの同位相雑音およびサージ
に対して同一方向の各ＳＣＲを作動させることができる
ので、均等なサージ応答を実現することができる。
を通信回線３２と電源線３６に接続し、他方の素子のリ
ード９ａ，９ｂを通信回線３３と電源線３７に接続する
ことにより、製造時に隣接して形成され、それぞれ同一
方向で電気的特性が揃った素子をそのままペアで用いる
ことが可能となる。したがって、通信回線３２，３３あ
るいは電源線３６，３７からの同位相雑音およびサージ
に対して同一方向の各ＳＣＲを作動させることができる
ので、均等なサージ応答を実現することができる。
【００２６】ところで、いずれか一方の素子において各
リードと通信回線および電源線の接続関係が反対になっ
た場合（例えば、リード９ａに電源線３７が接続され、
リード９ｂに通信回線３３が接続された場合）には、隣
接素子を１チップ化しても一般に方向性によって電気的
特性が異なるために、個々の素子の電気的特性が均一化
されたとは言えなくなる。しかし、隣接した素子間では
ベース層（ｐ型の半導体基板１）が共有されているの
で、一方のＳＣＲがオンになるときには、相互作用によ
り他方のＳＣＲもオンになる。すなわち、チップ内のＳ
ＣＲは順方向および逆方向にかかわらずほぼ同時にオン
となるので、反対に接続しても防護すべき電気回路に過
電圧をかける確率を著しく減少させることができる。
リードと通信回線および電源線の接続関係が反対になっ
た場合（例えば、リード９ａに電源線３７が接続され、
リード９ｂに通信回線３３が接続された場合）には、隣
接素子を１チップ化しても一般に方向性によって電気的
特性が異なるために、個々の素子の電気的特性が均一化
されたとは言えなくなる。しかし、隣接した素子間では
ベース層（ｐ型の半導体基板１）が共有されているの
で、一方のＳＣＲがオンになるときには、相互作用によ
り他方のＳＣＲもオンになる。すなわち、チップ内のＳ
ＣＲは順方向および逆方向にかかわらずほぼ同時にオン
となるので、反対に接続しても防護すべき電気回路に過
電圧をかける確率を著しく減少させることができる。
【００２７】なお、以上示した実施例は２素子ペアをチ
ップ化したものであるが、一般に複数の通信回線あるい
は電源線に対して均等な負荷および均等なサージ応答が
要求される場合には、対応する数の素子を１チップ内に
集積化して対応することもできる。
ップ化したものであるが、一般に複数の通信回線あるい
は電源線に対して均等な負荷および均等なサージ応答が
要求される場合には、対応する数の素子を１チップ内に
集積化して対応することもできる。
【００２８】また、複数の素子をチップ化することによ
り、従来は各素子を切り離すために必要であった切りし
ろ部分が不要となるために、その分の小型化が可能とな
る。また、図１，図２に示した実施例構造では、表面リ
ーク電流防止ガードリングとなるｐ型の高濃度不純物領
域５は各素子対応にそれぞれ設けているが、共通化する
ことも可能である。
り、従来は各素子を切り離すために必要であった切りし
ろ部分が不要となるために、その分の小型化が可能とな
る。また、図１，図２に示した実施例構造では、表面リ
ーク電流防止ガードリングとなるｐ型の高濃度不純物領
域５は各素子対応にそれぞれ設けているが、共通化する
ことも可能である。
【００２９】ここで、従来型の個別のサージ防護素子
と、２素子ペアで集積化した本発明によるサージ防護デ
バイスを各々 100個ずつ作成して行った特性評価につい
て示す。
と、２素子ペアで集積化した本発明によるサージ防護デ
バイスを各々 100個ずつ作成して行った特性評価につい
て示す。
【００３０】個別のサージ防護素子のＳＣＲオン電圧
は、平均 156Ｖ、標準偏差 2.5Ｖ、最小 145Ｖ、最大 1
65Ｖとばらついていたが、本発明によるサージ防護デバ
イスでは両素子のオン電圧の差は順逆方向ともに２Ｖ以
下であった。また、自動復帰の条件を決定する保持電流
は、個別のサージ防護素子では最小 100ｍＡ、最大 190
ｍＡであったが、本発明によるサージ防護デバイスでは
両素子の差は13ｍＡ以下であった。同様に、オフ時リー
ク電流および静電容量についても評価したが、本発明の
サージ防護デバイスは個別素子のばらつきに比べて約１
／10に留まった。また、サージに対する応答も測定誤差
範囲内であった。
は、平均 156Ｖ、標準偏差 2.5Ｖ、最小 145Ｖ、最大 1
65Ｖとばらついていたが、本発明によるサージ防護デバ
イスでは両素子のオン電圧の差は順逆方向ともに２Ｖ以
下であった。また、自動復帰の条件を決定する保持電流
は、個別のサージ防護素子では最小 100ｍＡ、最大 190
ｍＡであったが、本発明によるサージ防護デバイスでは
両素子の差は13ｍＡ以下であった。同様に、オフ時リー
ク電流および静電容量についても評価したが、本発明の
サージ防護デバイスは個別素子のばらつきに比べて約１
／10に留まった。また、サージに対する応答も測定誤差
範囲内であった。
【００３１】
【発明の効果】以上説明したように本発明は、複数のサ
ージ防護素子を１チップ内に集積化し、使用形態に応じ
て接続端子を決定することにより、均等な負荷および均
等なサージ応答を示すサージ防護機能を実現することが
できる。また、高速ディジタル回線に挿入されるサージ
防護素子として用いても伝送特性の劣化を最小限に抑え
ることができる。
ージ防護素子を１チップ内に集積化し、使用形態に応じ
て接続端子を決定することにより、均等な負荷および均
等なサージ応答を示すサージ防護機能を実現することが
できる。また、高速ディジタル回線に挿入されるサージ
防護素子として用いても伝送特性の劣化を最小限に抑え
ることができる。
【００３２】さらに、集積化による小型化が実現し、ま
た素子当たりのプラスチックモールド費用の削減が可能
となり、コスト低減を図ることができる。
た素子当たりのプラスチックモールド費用の削減が可能
となり、コスト低減を図ることができる。
【図１】本発明のサージ防護デバイスの第一実施例構造
を示す断面図である。
を示す断面図である。
【図２】本発明のサージ防護デバイスの第二実施例構造
を示す断面図である。
を示す断面図である。
【図３】サージ防護デバイスの等価回路を示す図であ
る。
る。
【図４】サージ防護素子の従来構造を示す断面図であ
る。
る。
【図５】サージ防護素子の使用形態例を示す図である。
【図６】ペアのサージ防護素子が通信回線に挿入された
場合の影響を説明する図である。
場合の影響を説明する図である。
１ ｐ型の半導体基板 ２ ｎ型の低濃度不純物領域 ３ ｐ型の高濃度不純物領域 ４ ｎ型の高濃度不純物領域 ５ ｐ型の高濃度不純物領域 ６ 保護膜 ７ 電極 ８ ハンダ ９ リード １０ プラスチックモールド ２１，２２ ＳＣＲ ３１ 電気回路 ３２，３３ 通信回線 ３４，３５ サージ防護素子 ３６，３７ 電源線
Claims (1)
- 【特許請求の範囲】 【請求項１】 第１の導電性を有する半導体基板の両面
に第２の導電性を有する領域を形成し、両面の第２の導
電性を有する各領域内にそれぞれ第１の導電性を有する
高濃度不純物領域を形成し、両面の第２の導電性を有す
る領域および第１の導電性を有する高濃度不純物領域に
電極を接続して構成されるサージ防護素子を前記半導体
基板上に複数個形成し、この複数のサージ防護素子を１
つのチップ内に集積化したことを特徴とするサージ防護
デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3172084A JP2751670B2 (ja) | 1991-07-12 | 1991-07-12 | サージ防護デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3172084A JP2751670B2 (ja) | 1991-07-12 | 1991-07-12 | サージ防護デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0522854A true JPH0522854A (ja) | 1993-01-29 |
| JP2751670B2 JP2751670B2 (ja) | 1998-05-18 |
Family
ID=15935244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3172084A Expired - Fee Related JP2751670B2 (ja) | 1991-07-12 | 1991-07-12 | サージ防護デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2751670B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100791088B1 (ko) * | 2007-09-03 | 2008-01-03 | 기술사사무소 세일엔지니어링(주) | 안전사고 방지형 지중전선의 단전형 분배전함 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02174266A (ja) * | 1988-12-27 | 1990-07-05 | Hakusan Seisakusho:Kk | 多極の双方向半導体制御素子 |
-
1991
- 1991-07-12 JP JP3172084A patent/JP2751670B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02174266A (ja) * | 1988-12-27 | 1990-07-05 | Hakusan Seisakusho:Kk | 多極の双方向半導体制御素子 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100791088B1 (ko) * | 2007-09-03 | 2008-01-03 | 기술사사무소 세일엔지니어링(주) | 안전사고 방지형 지중전선의 단전형 분배전함 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2751670B2 (ja) | 1998-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |