JPH0523054B2 - - Google Patents
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- JPH0523054B2 JPH0523054B2 JP59057483A JP5748384A JPH0523054B2 JP H0523054 B2 JPH0523054 B2 JP H0523054B2 JP 59057483 A JP59057483 A JP 59057483A JP 5748384 A JP5748384 A JP 5748384A JP H0523054 B2 JPH0523054 B2 JP H0523054B2
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- epitaxial layer
- conductivity type
- separation wall
- semiconductor device
- layer
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/021—Manufacture or treatment of interconnections within wafers or substrates
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/40—Vertical BJTs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/60—Impurity distributions or concentrations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/67—Complementary BJTs
- H10D84/673—Vertical complementary BJTs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
Landscapes
- Element Separation (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、基板上に第１導電型の第１エピタキ
シアル層と、この第１導電型とは反対の第２導電
型の第３エピタキシアル層とを順次に堆積し、前
記第２エピタキシアル層上に接点区域を形成し、
前記第２エピタキシアル層を通つて前記第１エピ
タキシアル層内に浸入する第１導電型の横方向分
離壁を形成し、該横方向分離壁により第２エピタ
キシアル層内で島を囲み、第２エピタキシアル層
の厚さおよびドーピング濃度は、第２エピタキシ
アル層と第１エピタキシアル層および分離壁との
間のpn接合に逆電圧が印加された際にこの電圧
により得られた空乏区域が降服電圧よりも低いこ
の電圧の値に対し第２エピタキシアル層の厚さ全
体に亘り延在するように設定し、分離壁と接点区
域との間の距離は空乏区域が第２エピタキシアル
層内で分離壁から横方向に延在する最大距離より
も大きくして、少くとも１つの高電圧バイポーラ
トランジスタを有する半導体装置を製造する半導
体装置の製造方法に関するものである。
シアル層と、この第１導電型とは反対の第２導電
型の第３エピタキシアル層とを順次に堆積し、前
記第２エピタキシアル層上に接点区域を形成し、
前記第２エピタキシアル層を通つて前記第１エピ
タキシアル層内に浸入する第１導電型の横方向分
離壁を形成し、該横方向分離壁により第２エピタ
キシアル層内で島を囲み、第２エピタキシアル層
の厚さおよびドーピング濃度は、第２エピタキシ
アル層と第１エピタキシアル層および分離壁との
間のpn接合に逆電圧が印加された際にこの電圧
により得られた空乏区域が降服電圧よりも低いこ
の電圧の値に対し第２エピタキシアル層の厚さ全
体に亘り延在するように設定し、分離壁と接点区
域との間の距離は空乏区域が第２エピタキシアル
層内で分離壁から横方向に延在する最大距離より
も大きくして、少くとも１つの高電圧バイポーラ
トランジスタを有する半導体装置を製造する半導
体装置の製造方法に関するものである。
本発明は更にこの方法により得た半導体装置に
も関するものである。
も関するものである。
上述した方法はフランス国特許公開第2415370
号明細書に記載されており既知である。
号明細書に記載されており既知である。
既知の型のバイポーラプレーナ半導体素子にお
いては、順次に異なる導電型の重畳エピタキシア
ル層間に、前記の素子の作動に寄与し区画部すな
わち“島”内に分離されているいわゆる“能動”
接合が形成されている。
いては、順次に異なる導電型の重畳エピタキシア
ル層間に、前記の素子の作動に寄与し区画部すな
わち“島”内に分離されているいわゆる“能動”
接合が形成されている。
高電圧トランジスタにおいては、分離、特に横
方向分離の問題が極めて重要であり、能動接合を
プレーナ構造とすることによりこれらの素子の電
気特性を改善することは知られている。この目的
の為に、ある種の解決策によれば、前記のトラン
ジスタを有する半導体本体の表面内に形成した空
所により各島をその横方向において画成し、前記
のトランジスタを当業者によつて“メサ”構造と
して設計した形状としている。必要ならば、印加
電圧の値に応じて空所の表面を分離酸化物層で被
覆することができる。
方向分離の問題が極めて重要であり、能動接合を
プレーナ構造とすることによりこれらの素子の電
気特性を改善することは知られている。この目的
の為に、ある種の解決策によれば、前記のトラン
ジスタを有する半導体本体の表面内に形成した空
所により各島をその横方向において画成し、前記
のトランジスタを当業者によつて“メサ”構造と
して設計した形状としている。必要ならば、印加
電圧の値に応じて空所の表面を分離酸化物層で被
覆することができる。
しかし、この解決策にはいくつかの欠点があ
る。実際には、半導体本体中に空所が存在するこ
とにより半導体本体をもろいものとし、同一ウエ
フアに形成した単一素子同志を分離するのに必要
な切断処理中これらの空所は比較的大きな応力を
受けて不所望な領域に多数のひび割れや破壊個所
さえをも生ぜしめる。これにより製造効率を悪
く、価格を高いものとする。その理由は、素子の
能動部分が処理された後に切断処理が行なわれる
為である。また空所自体の形成は困難である。そ
の理由は、腐食処理は長期間の作動であり、この
腐食処理を行なうには能動領域を有効に保護する
必要がある為である。
る。実際には、半導体本体中に空所が存在するこ
とにより半導体本体をもろいものとし、同一ウエ
フアに形成した単一素子同志を分離するのに必要
な切断処理中これらの空所は比較的大きな応力を
受けて不所望な領域に多数のひび割れや破壊個所
さえをも生ぜしめる。これにより製造効率を悪
く、価格を高いものとする。その理由は、素子の
能動部分が処理された後に切断処理が行なわれる
為である。また空所自体の形成は困難である。そ
の理由は、腐食処理は長期間の作動であり、この
腐食処理を行なうには能動領域を有効に保護する
必要がある為である。
他の方法は、空所の代りに分離壁を用い、これ
らの分離壁はこれらが通過するエピタキシアル層
の導電型とは反対の導電型の不純物を高濃度で有
するようにすることである。これらの状態では、
分離pn接合が能動接合を囲んで形成される。
らの分離壁はこれらが通過するエピタキシアル層
の導電型とは反対の導電型の不純物を高濃度で有
するようにすることである。これらの状態では、
分離pn接合が能動接合を囲んで形成される。
多くの場合、能動接合に得られる降服電圧の値
にかかわらず、これらの能動接合における降服よ
りも表面における分離接合の降服の方が先に生じ
る。これは特にこの分離接合における電界分布が
悪く、分離接合が湾曲している為である。しか
し、この点は、フランス国特許公開第2415370号
明細書に記載された装置に用いられているよう
に、“RESURF”（“Reduced Surface Field”）
として当業者に知られている方法を用いることに
より補正しうる。この方法の利点は、分離壁の導
電型とは反対の導電型のエピタキシアル層のドー
ピング濃度Ｎとこのエピタキシアル層の厚さｄと
の積Ｎ・ｄと、分離壁と上記のエピタキシアル層
の接点接続区域との間の距離を表わす値Ｌとを適
当に選択することにより得られる。
にかかわらず、これらの能動接合における降服よ
りも表面における分離接合の降服の方が先に生じ
る。これは特にこの分離接合における電界分布が
悪く、分離接合が湾曲している為である。しか
し、この点は、フランス国特許公開第2415370号
明細書に記載された装置に用いられているよう
に、“RESURF”（“Reduced Surface Field”）
として当業者に知られている方法を用いることに
より補正しうる。この方法の利点は、分離壁の導
電型とは反対の導電型のエピタキシアル層のドー
ピング濃度Ｎとこのエピタキシアル層の厚さｄと
の積Ｎ・ｄと、分離壁と上記のエピタキシアル層
の接点接続区域との間の距離を表わす値Ｌとを適
当に選択することにより得られる。
それにもかかわらず、高電圧パワートランジス
タを形成する必要がある場合には、上述した方法
はしばしば用いることができない。実際に、これ
らのトランジスタは殆んどの場合、重畳した少く
とも２つのエピタキシアル層を必要とする。これ
らの条件で、上述した方法を用いるには、分離壁
を少くとも20〜25μmの値に達しうる深さまで拡
散する必要がある。このような深い拡散の持続時
間や、熱的、物理的および化学的条件によりエピ
タキシアル層の厚さやドーピング濃度を変化せし
めてしまうおそれがある。更に、分離壁を深く拡
散するには、半導体結晶上に堆積した上側のエピ
タキシアル層の表面を満足に保護する必要があ
る。この保護は厚肉の酸化物層によつてのみ達成
でき、この酸化物層上には金属接点接続層が堆積
される。従つて、これらの金属層を劣悪にしない
ようにする為に、特に酸化物層に形成した接点窓
の急峻な傾斜部においてこれら金属層が分断され
ないようにする為に、これらの窓を形成する為の
酸化物層の腐食処理をいわゆる“ゆるやかな傾斜
（gradual slope）”型とする必要がある。この処
理は困難で、労力を要し、時間がかかるものであ
るということが知られている。
タを形成する必要がある場合には、上述した方法
はしばしば用いることができない。実際に、これ
らのトランジスタは殆んどの場合、重畳した少く
とも２つのエピタキシアル層を必要とする。これ
らの条件で、上述した方法を用いるには、分離壁
を少くとも20〜25μmの値に達しうる深さまで拡
散する必要がある。このような深い拡散の持続時
間や、熱的、物理的および化学的条件によりエピ
タキシアル層の厚さやドーピング濃度を変化せし
めてしまうおそれがある。更に、分離壁を深く拡
散するには、半導体結晶上に堆積した上側のエピ
タキシアル層の表面を満足に保護する必要があ
る。この保護は厚肉の酸化物層によつてのみ達成
でき、この酸化物層上には金属接点接続層が堆積
される。従つて、これらの金属層を劣悪にしない
ようにする為に、特に酸化物層に形成した接点窓
の急峻な傾斜部においてこれら金属層が分断され
ないようにする為に、これらの窓を形成する為の
酸化物層の腐食処理をいわゆる“ゆるやかな傾斜
（gradual slope）”型とする必要がある。この処
理は困難で、労力を要し、時間がかかるものであ
るということが知られている。
本発明の目的は、上述した欠点を無くすことに
より、高電圧トランジスタを製造するのに
“RESURF”法を用いうるようにすることにあ
る。
より、高電圧トランジスタを製造するのに
“RESURF”法を用いうるようにすることにあ
る。
本発明半導体装置の製造方法は、高電圧バイポ
ーラトランジスタを有する半導体装置を製造する
に当り、 第１導電型の基板上に第１導電型の第１エピタ
キシアル層を堆積する工程と、 この第１エピタキシアル層上に第１導電型とは
反対の第２導電型の第２エピタキシアル層を堆積
する工程と、 この第２エピタキシアル層の一部分を横方向で
囲み前記の第１エピタキシアル層内に延在する第
１導電型の分離壁の第１部分を形成する工程と、 前記の第２エピタキシアル層上に第１導電型の
第３エピタキシアル層を堆積する工程と、 第１導電型の前記の分離壁の第２部分を前記の
第１部分い対向して且つ前記の第３エピタキシア
ル層の厚さ全体に亘つて形成する工程と、 前記の第３エピタキシアル層の一部分を横方向
で囲み、前記の第２エピタキシアル層まで延在す
る第２導電型の接点区域を前記の分離壁の内部に
形成する工程と を具え、 第２エピタキシアル層の厚さおよびドーピング
濃度は、第２エピタキシアル層と第１エピタキシ
アル層および分離壁との間のpn接合に逆電圧が
印加された際にこの電圧により得られた空乏区域
が降服電圧よりも低いこの電圧の値に対し第２エ
ピタキシアル層の厚さ全体に亘り延在するように
設定し、分離壁と接点区域との間の距離は空乏区
域が第２エピタキシアル層内で分離壁から横方向
に延在する最大距離よりも大きくすることを特徴
とする。
ーラトランジスタを有する半導体装置を製造する
に当り、 第１導電型の基板上に第１導電型の第１エピタ
キシアル層を堆積する工程と、 この第１エピタキシアル層上に第１導電型とは
反対の第２導電型の第２エピタキシアル層を堆積
する工程と、 この第２エピタキシアル層の一部分を横方向で
囲み前記の第１エピタキシアル層内に延在する第
１導電型の分離壁の第１部分を形成する工程と、 前記の第２エピタキシアル層上に第１導電型の
第３エピタキシアル層を堆積する工程と、 第１導電型の前記の分離壁の第２部分を前記の
第１部分い対向して且つ前記の第３エピタキシア
ル層の厚さ全体に亘つて形成する工程と、 前記の第３エピタキシアル層の一部分を横方向
で囲み、前記の第２エピタキシアル層まで延在す
る第２導電型の接点区域を前記の分離壁の内部に
形成する工程と を具え、 第２エピタキシアル層の厚さおよびドーピング
濃度は、第２エピタキシアル層と第１エピタキシ
アル層および分離壁との間のpn接合に逆電圧が
印加された際にこの電圧により得られた空乏区域
が降服電圧よりも低いこの電圧の値に対し第２エ
ピタキシアル層の厚さ全体に亘り延在するように
設定し、分離壁と接点区域との間の距離は空乏区
域が第２エピタキシアル層内で分離壁から横方向
に延在する最大距離よりも大きくすることを特徴
とする。
横方向分離壁を２つの個別の工程で形成する場
合には、エピタキシアル層構造の厚さおよびドー
ピング濃度に及ぼす所要処理の影響を減少せしめ
ることができる。
合には、エピタキシアル層構造の厚さおよびドー
ピング濃度に及ぼす所要処理の影響を減少せしめ
ることができる。
この場合、分離壁の拡散期間が可成り減少す
る。
る。
更に、拡散期間が減少することにより、第３エ
ピタキシアル層の表面上に堆積される保護用の酸
化物層の厚さを減少せしめうる。この改善によ
り、この酸化物層に窓をあける際のいわゆる“ゆ
るやかな傾斜”の腐食処理を無くしうる。
ピタキシアル層の表面上に堆積される保護用の酸
化物層の厚さを減少せしめうる。この改善によ
り、この酸化物層に窓をあける際のいわゆる“ゆ
るやかな傾斜”の腐食処理を無くしうる。
分離壁の２部分は適切な導電型の不純物を拡散
することにより得るのが好ましい。
することにより得るのが好ましい。
第３エピタキシアル層の外側表面から行なう分
離壁の第２部分の拡散の深さを減少させる為に、
拡散を行なう前に、第３エピタキシアル層の外側
表面からこの第３エピタキシアル層内に空所を形
成し、この空所を分離壁の第１部分の上方に位置
させるとともにこの第１部分と同じ形状とし、こ
の空所の深さは前記の第３エピタキシアル層の厚
さよりも小さくするのが有利である。
離壁の第２部分の拡散の深さを減少させる為に、
拡散を行なう前に、第３エピタキシアル層の外側
表面からこの第３エピタキシアル層内に空所を形
成し、この空所を分離壁の第１部分の上方に位置
させるとともにこの第１部分と同じ形状とし、こ
の空所の深さは前記の第３エピタキシアル層の厚
さよりも小さくするのが有利である。
第３エピタキシアル層内に形成される空所の深
さはこの第３エピタキシアル層の厚さの約半分に
するのが好ましい。
さはこの第３エピタキシアル層の厚さの約半分に
するのが好ましい。
本発明は更に上述した方法により形成した半導
体装置にも関するものであり、かかる本発明は、
高電圧バイポーラトランジスタを有する半導体装
置において、この半導体装置が、 第１導電型の基板と、 この基板上に堆積された第１導電型の第１エピ
タキシアル層と、 この第１エピタキシアル層上に堆積され、第１
導電型とは反対の第２導電型の第２エピタキシア
ル層と、 この第２エピタキシアル層の一部分を横方向で
囲み前記の第１エピタキシアル層内に延在する第
１導電型の分離壁の第１部分と、 前記の第２エピタキシアル層上に堆積された第
３エピタキシアル層と、 前記の第１部分に対向し且つ前記の第３エピタ
キシアル層の厚さ全体に亘る第１導電型の前記の
分離壁の第２部分と、 前記分離壁の内部に形成され、前記の第３エピ
タキシアル層の一部分を横方向で囲み、前記の第
２エピタキシアル層まで延在する第２導電型の接
点区域と を具え、 第２エピタキシアル層の厚さおよびドーピング
濃度は、第２エピタキシアル層と第１エピタキシ
アル層および分離壁との間のpn接合に逆電圧が
印加された際にこの電圧により得られた空乏区域
が降服電圧よりも低いこの電圧の値に対し第２エ
ピタキシアル層の厚さ全体に亘り延在するように
設定され、分離壁と接点区域との間の距離は空乏
区域が第２エピタキシアル層内で分離壁から横方
向に延在する最大距離よりも大きくしたことを特
徴とする。
体装置にも関するものであり、かかる本発明は、
高電圧バイポーラトランジスタを有する半導体装
置において、この半導体装置が、 第１導電型の基板と、 この基板上に堆積された第１導電型の第１エピ
タキシアル層と、 この第１エピタキシアル層上に堆積され、第１
導電型とは反対の第２導電型の第２エピタキシア
ル層と、 この第２エピタキシアル層の一部分を横方向で
囲み前記の第１エピタキシアル層内に延在する第
１導電型の分離壁の第１部分と、 前記の第２エピタキシアル層上に堆積された第
３エピタキシアル層と、 前記の第１部分に対向し且つ前記の第３エピタ
キシアル層の厚さ全体に亘る第１導電型の前記の
分離壁の第２部分と、 前記分離壁の内部に形成され、前記の第３エピ
タキシアル層の一部分を横方向で囲み、前記の第
２エピタキシアル層まで延在する第２導電型の接
点区域と を具え、 第２エピタキシアル層の厚さおよびドーピング
濃度は、第２エピタキシアル層と第１エピタキシ
アル層および分離壁との間のpn接合に逆電圧が
印加された際にこの電圧により得られた空乏区域
が降服電圧よりも低いこの電圧の値に対し第２エ
ピタキシアル層の厚さ全体に亘り延在するように
設定され、分離壁と接点区域との間の距離は空乏
区域が第２エピタキシアル層内で分離壁から横方
向に延在する最大距離よりも大きくしたことを特
徴とする。
好適例では、第３エピタキシアル層が分離壁の
位置で空所を有するようにする。
位置で空所を有するようにする。
図面につき本発明を説明する。
図面は誇張したものであり、各部の寸法は実際
のものに正比例するものではない。
のものに正比例するものではない。
第１〜３図によれば、本発明の方法により高電
圧装置を得る為に、出発材料を、第１導電型、例
えばｎ型で、この導電型の不純物を高濃度で有す
る半導体基板１とする。
圧装置を得る為に、出発材料を、第１導電型、例
えばｎ型で、この導電型の不純物を高濃度で有す
る半導体基板１とする。
機械的な支持体として作用するこの基板１の表
面に、この基板と同じ導電型でこの基板よりも固
有抵抗の高い第１エピタキシアル層２と、第１導
電型とは反対の第２導電型、すなわちｐ型である
第２エピタキシアル層３とを順次に堆積する。
面に、この基板と同じ導電型でこの基板よりも固
有抵抗の高い第１エピタキシアル層２と、第１導
電型とは反対の第２導電型、すなわちｐ型である
第２エピタキシアル層３とを順次に堆積する。
高電圧装置内に形成される高電圧トランジスタ
のコレクタを構成する為のこの深い層２は約
10μmの厚さおよび10〜30Ω・cmの固有抵抗を有
するようにし、前記のトランジスタのベースを構
成し他の素子も設けられる層３は少くとも10μm
程度、一般に15μm程度の厚さおよび３〜8Ω・cm
の固有抵抗を有するようにする。
のコレクタを構成する為のこの深い層２は約
10μmの厚さおよび10〜30Ω・cmの固有抵抗を有
するようにし、前記のトランジスタのベースを構
成し他の素子も設けられる層３は少くとも10μm
程度、一般に15μm程度の厚さおよび３〜8Ω・cm
の固有抵抗を有するようにする。
次に、前記の層３の表面３ａを被覆する酸化物
層５にあけた孔４を経てこの層３の表面３ａから
この層３の厚さに少なくとも等しい深さまでｎ型
の不純物を高濃度で局部的に拡散する。これによ
り形成された領域６ａは本発明による分離壁の第
１部分を構成する（第１図）。
層５にあけた孔４を経てこの層３の表面３ａから
この層３の厚さに少なくとも等しい深さまでｎ型
の不純物を高濃度で局部的に拡散する。これによ
り形成された領域６ａは本発明による分離壁の第
１部分を構成する（第１図）。
酸化物層５を除去した後の次の工程は、固有抵
抗を２〜6Ω・cmとして第１（ｎ）導電型の第３エ
ピタキシアル（表面）層７を堆積することであ
る。この層７を堆積するのに必要とする熱条件に
より、中間のエピタキシアル層３内に以前に形成
された、領域６ａを更にわずかに成長させ、従つ
て深いエピタキシアル層２内に、より一層浸入さ
せ、しかもこの層７の形成中にこの層７内にも浸
入させる（第２図）。
抗を２〜6Ω・cmとして第１（ｎ）導電型の第３エ
ピタキシアル（表面）層７を堆積することであ
る。この層７を堆積するのに必要とする熱条件に
より、中間のエピタキシアル層３内に以前に形成
された、領域６ａを更にわずかに成長させ、従つ
て深いエピタキシアル層２内に、より一層浸入さ
せ、しかもこの層７の形成中にこの層７内にも浸
入させる（第２図）。
分離壁を位置決めするのに必要な工程の最後
は、エピタキシアル層７の表面７ａに絶縁用の新
たな酸化物層８を被覆し、この層８に、既に存在
している領域６ａに対向して窓９をあけることで
ある。
は、エピタキシアル層７の表面７ａに絶縁用の新
たな酸化物層８を被覆し、この層８に、既に存在
している領域６ａに対向して窓９をあけることで
ある。
次にこれらの窓９を経てｎ型の不純物を局部的
に拡散し、これら不純物を分離壁の第１部分６ａ
に達するまで層７の厚さ全体に浸入させ、これに
より形成された領域６ｂが前記の絶縁壁の第２部
分を構成するようにする（第３図）。
に拡散し、これら不純物を分離壁の第１部分６ａ
に達するまで層７の厚さ全体に浸入させ、これに
より形成された領域６ｂが前記の絶縁壁の第２部
分を構成するようにする（第３図）。
これら領域６ａおよび６ｂが互いに連結される
と、これら双方の領域６ａおよび６ｂが分離壁６
を構成する。
と、これら双方の領域６ａおよび６ｂが分離壁６
を構成する。
領域６ａに対する領域６ｂの整列公差は臨界的
なものではなく、唯一の不可避な基準は前記の領
域（島）が互いに連続的に接触することであると
いうことを確かめた。
なものではなく、唯一の不可避な基準は前記の領
域（島）が互いに連続的に接触することであると
いうことを確かめた。
第４図に示す高電圧装置を得るのに必要な一連
の工程では当業者において周知の通常の技術のみ
を用いている。この場合、ベース接点接続区域１
０の局部拡散と、エミツタ島１１の局部拡散とを
新たな酸化物層１２を経て順次に行なう。これら
の拡散により装置の構成（アセンブリ）に及ぼす
悪影響を減少させる為に、n+型の領域６ｂの拡
散と接続接点区域１０の拡散とを同時に行なうこ
ともできる。
の工程では当業者において周知の通常の技術のみ
を用いている。この場合、ベース接点接続区域１
０の局部拡散と、エミツタ島１１の局部拡散とを
新たな酸化物層１２を経て順次に行なう。これら
の拡散により装置の構成（アセンブリ）に及ぼす
悪影響を減少させる為に、n+型の領域６ｂの拡
散と接続接点区域１０の拡散とを同時に行なうこ
ともできる。
第５図に示す変形例では、n+の領域６ｂを拡
散する前に、領域６ａにほぼ対向して位置し前記
の層７の約半分の深さとした溝１３を層７の外側
表面７ａからこの層７内に形成する。
散する前に、領域６ａにほぼ対向して位置し前記
の層７の約半分の深さとした溝１３を層７の外側
表面７ａからこの層７内に形成する。
その目的は、領域６ｂの拡散工程の期間を減少
させ、従つてこの拡散工程が装置の構成に及ぼす
悪影響を減少させることにある。
させ、従つてこの拡散工程が装置の構成に及ぼす
悪影響を減少させることにある。
中間のエピタキシアル層３の厚さは15μm程度
とし、第３エピタキシアル層７の厚さは約15μm
程度とするのが好ましい。分離壁６とベース接点
接続区域１０との間の距離は分離壁６の分離接合
付近に形成される空乏領域の厚さに少くとも等し
くする。装置を満足に作動させるのに不可避なこ
の基準は、写真食刻手段が既に達成している精度
を考慮して装置を製造するのに何等特別な制限を
課するものではない。
とし、第３エピタキシアル層７の厚さは約15μm
程度とするのが好ましい。分離壁６とベース接点
接続区域１０との間の距離は分離壁６の分離接合
付近に形成される空乏領域の厚さに少くとも等し
くする。装置を満足に作動させるのに不可避なこ
の基準は、写真食刻手段が既に達成している精度
を考慮して装置を製造するのに何等特別な制限を
課するものではない。
第１〜３図は本発明による半導体装置の製造方
法の順次の工程を示す線図的断面図、第４図は第
１〜３図に示す方法を用いて製造した半導体装置
の一例を示す線図的断面図、第５図は本発明方法
の変形例を示す線図的断面図である。 １……半導体基板、２……第１エピタキシアル
層、３……第２エピタキシアル層、４……孔、５
……酸化物層、６，６ａ，６ｂ……分離壁、７…
…第３エピタキシアル層、８，１２……酸化物
層、９……窓、１０……ベース接点接続区域、１
１……エミツタ島。
法の順次の工程を示す線図的断面図、第４図は第
１〜３図に示す方法を用いて製造した半導体装置
の一例を示す線図的断面図、第５図は本発明方法
の変形例を示す線図的断面図である。 １……半導体基板、２……第１エピタキシアル
層、３……第２エピタキシアル層、４……孔、５
……酸化物層、６，６ａ，６ｂ……分離壁、７…
…第３エピタキシアル層、８，１２……酸化物
層、９……窓、１０……ベース接点接続区域、１
１……エミツタ島。
Claims (1)
- 【特許請求の範囲】 １ 高電圧バイポーラトランジスタを有する半導
体装置を製造するに当り、 第１導電型の基板上に第１導電型の第１エピタ
キシアル層を堆積する工程と、 この第１エピタキシアル層上に第１導電型とは
反対の第２導電型の第２エピタキシアル層を堆積
する工程と、 この第２エピタキシアル層の一部分を横方向で
囲み前記の第１エピタキシアル層内に延在する第
１導電型の分離壁の第１部分を形成する工程と、 前記の第２エピタキシアル層上に第１導電型の
第３エピタキシアル層を堆積する工程と、 第１導電型の前記の分離壁の第２部分を前記の
第１部分に対向して且つ前記の第３エピタキシア
ル層の厚さ全体に亘つて形成する工程と、 前記の第３エピタキシアル層の一部分を横方向
で囲み、前記の第２エピタキシアル層まで延在す
る第２導電型の接点区域を前記の分離壁の内部に
形成する工程と を具え、 第２エピタキシアル層の厚さおよびドーピング
濃度は、第２エピタキシアル層と第１エピタキシ
アル層および分離壁との間のpn接合に逆電圧が
印加された際にこの電圧により得られた空乏区域
が降服電圧よりも低いこの電圧の値に対し第２エ
ピタキシアル層の厚さ全体に亘り延在するように
設定し、分離壁と接点区域との間の距離は空乏区
域が第２エピタキシアル層内で分離壁から横方向
に延在する最大距離よりも大きくすることを特徴
とする半導体装置の製造方法。 ２ 特許請求の範囲第１項に記載の半導体装置の
製造方法において、分離壁の第２部分を形成する
前に、第３エピタキシアル層の外側表面からこの
第３エピタキシアル層内に空所を形成し、この空
所は分離壁の第１部分の上方に位置させるととも
にこの第１部分と同じ形状とし、この空所の深さ
は前記の第３エピタキシアル層の厚さよりも小さ
くすることを特徴とする半導体装置の製造方法。 ３ 特許請求の範囲第２項に記載の半導体装置の
製造方法において、第３エピタキシアル層に形成
する空所の深さをこの第３エピタキシアル層の厚
さの約半分とすることを特徴とする半導体装置の
製造方法。 ４ 高電圧バイポーラトランジスタを有する半導
体装置において、この半導体装置が、 第１導電型の基板と、 この基板上に堆積された第１導電型の第１エピ
タキシアル層と、 この第１エピタキシアル層上に堆積され、第１
導電型とは反対の第２導電型の第２エピタキシア
ル層と、 この第２エピタキシアル層の一部分を横方向で
囲み前記の第１エピタキシアル層内に延在する第
１導電型の分離壁の第１部分と、 前記の第２エピタキシアル層上に堆積された第
３エピタキシアル層と、 前記の第１部分に対向し且つ前記の第３エピタ
キシアル層の厚さ全体に亘る第１導電型の前記の
分離壁の第２部分と、 前記分離壁の内部に形成され、前記の第３エピ
タキシアル層の一部分を横方向で囲み、前記の第
２エピタキシアル層まで延在する第２導電型の接
点区域と を具え、 第２エピタキシアル層の厚さおよびドーピング
濃度は、第２エピタキシアル層と第１エピタキシ
アル層および分離壁との間のpn接合に逆電圧が
印加された際にこの電圧により得られた空乏区域
が降服電圧よりも低いこの電圧の値に対し第２エ
ピタキシアル層の厚さ全体に亘り延在するように
設定され、分離壁と接点区域との間の距離は空乏
区域が第２エピタキシアル層内で分離壁から横方
向に延在する最大距離よりも大きくしたことを特
徴とする半導体装置。 ５ 特許請求の範囲第４項記載の半導体装置にお
いて、前記の第３エピタキシアル層が分離壁の位
置に空所を有していることを特徴とする半導体装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8305246 | 1983-03-30 | ||
| FR8305246A FR2543739B1 (fr) | 1983-03-30 | 1983-03-30 | Procede de realisation d'un transistor bipolaire haute tension |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59182565A JPS59182565A (ja) | 1984-10-17 |
| JPH0523054B2 true JPH0523054B2 (ja) | 1993-03-31 |
Family
ID=9287390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59057483A Granted JPS59182565A (ja) | 1983-03-30 | 1984-03-27 | 半導体装置の製造方法および半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0126499B1 (ja) |
| JP (1) | JPS59182565A (ja) |
| CA (1) | CA1215480A (ja) |
| DE (1) | DE3468781D1 (ja) |
| FR (1) | FR2543739B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8500218A (nl) * | 1985-01-28 | 1986-08-18 | Philips Nv | Halfgeleiderinrichting met tweedimensionaal ladingsdragergas. |
| US5023194A (en) * | 1988-02-11 | 1991-06-11 | Exar Corporation | Method of making a multicollector vertical pnp transistor |
| EP0632503B1 (en) * | 1993-07-01 | 2001-10-31 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Integrated edge structure for high voltage semiconductor devices and related manufacturing process |
| GB0119215D0 (en) | 2001-08-07 | 2001-09-26 | Koninkl Philips Electronics Nv | Trench bipolar transistor |
| JP2003078032A (ja) * | 2001-09-05 | 2003-03-14 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50278B1 (ja) * | 1970-07-16 | 1975-01-07 | ||
| JPS5724659B2 (ja) * | 1974-10-31 | 1982-05-25 | ||
| JPS5247319A (en) * | 1975-10-13 | 1977-04-15 | Victor Co Of Japan Ltd | Recording/reproducing system of color video signal |
| JPS59978B2 (ja) * | 1976-04-22 | 1984-01-10 | ソニー株式会社 | 半導体集積回路の製造方法 |
| CA1131801A (en) * | 1978-01-18 | 1982-09-14 | Johannes A. Appels | Semiconductor device |
| JPS55132068A (en) * | 1979-03-30 | 1980-10-14 | Ibm | Pnp bipolar transistor |
| DE3215652A1 (de) * | 1982-04-27 | 1983-10-27 | Siemens AG, 1000 Berlin und 8000 München | Integrierbarer bipolarer transistor |
-
1983
- 1983-03-30 FR FR8305246A patent/FR2543739B1/fr not_active Expired
-
1984
- 1984-03-26 DE DE8484200427T patent/DE3468781D1/de not_active Expired
- 1984-03-26 EP EP84200427A patent/EP0126499B1/fr not_active Expired
- 1984-03-27 JP JP59057483A patent/JPS59182565A/ja active Granted
- 1984-03-29 CA CA000450844A patent/CA1215480A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| FR2543739B1 (fr) | 1986-04-18 |
| FR2543739A1 (fr) | 1984-10-05 |
| EP0126499B1 (fr) | 1988-01-13 |
| DE3468781D1 (en) | 1988-02-18 |
| EP0126499A1 (fr) | 1984-11-28 |
| JPS59182565A (ja) | 1984-10-17 |
| CA1215480A (en) | 1986-12-16 |
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