JPH0523086B2 - - Google Patents
Info
- Publication number
- JPH0523086B2 JPH0523086B2 JP59006774A JP677484A JPH0523086B2 JP H0523086 B2 JPH0523086 B2 JP H0523086B2 JP 59006774 A JP59006774 A JP 59006774A JP 677484 A JP677484 A JP 677484A JP H0523086 B2 JPH0523086 B2 JP H0523086B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- output
- supplied
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、２種類の信号の周波数及び位相を
比較する位相比較回路に関する。
比較する位相比較回路に関する。
「背景技術とその問題点」
従来の位相比較回路の一例を第１図に示す。第
１図において、１は、周波数FRのパルス信号が
供給される入力端子、２は、周波数FVのパルス
信号が供給される入力端子である。NANDゲー
ト３及び４からなるRSフリツプフロツプのセツ
ト入力（NANDゲート３の一方の入力）として、
入力端子１からのパルス信号が供給され、
NANDゲート５及び６からなるRSフリツプフロ
ツプのセツト入力（NANDゲート５の一方の入
力）として、入力端子２からのパルス信号が供給
される。これらのフリツプフロツプのNANDゲ
ート４及び６の夫々の出力が出力端子７及び８
に取り出される。出力端子７に取り出される出力
信号及び出力端子８に取り出される出力信号
DNによつて、チヤージポンプ（図示せず）が制
御される。チヤージポンプは、出力信号によ
つてコンデンサが充電され、出力信号によつ
てコンデンサが放電されるものである。
１図において、１は、周波数FRのパルス信号が
供給される入力端子、２は、周波数FVのパルス
信号が供給される入力端子である。NANDゲー
ト３及び４からなるRSフリツプフロツプのセツ
ト入力（NANDゲート３の一方の入力）として、
入力端子１からのパルス信号が供給され、
NANDゲート５及び６からなるRSフリツプフロ
ツプのセツト入力（NANDゲート５の一方の入
力）として、入力端子２からのパルス信号が供給
される。これらのフリツプフロツプのNANDゲ
ート４及び６の夫々の出力が出力端子７及び８
に取り出される。出力端子７に取り出される出力
信号及び出力端子８に取り出される出力信号
DNによつて、チヤージポンプ（図示せず）が制
御される。チヤージポンプは、出力信号によ
つてコンデンサが充電され、出力信号によつ
てコンデンサが放電されるものである。
NANDゲート９，１０からなるRSフリツプフ
ロツプとNANDゲート１１，１２からなるRSフ
リツプフロツプとが設けられ、これらフリツプフ
ロツプのセツト入力として、NANDゲート３及
びNANDゲート５の出力がNANDゲート９及び
NANDゲート１２の一方の入力に供給される。
NANDゲート９，１２の夫々の出力ＱがNAND
ゲート４，６に供給されると共に、両者が
NANDゲート１３に供給される。NADNゲート
１３には、NANDゲート３，５の出力が供給さ
れ、NANDゲート１３の出力がNANDゲート
４，６，１０，１１の入力即ち４個のRSフリツ
プフロツプのリセツト入力端子に供給される。
ロツプとNANDゲート１１，１２からなるRSフ
リツプフロツプとが設けられ、これらフリツプフ
ロツプのセツト入力として、NANDゲート３及
びNANDゲート５の出力がNANDゲート９及び
NANDゲート１２の一方の入力に供給される。
NANDゲート９，１２の夫々の出力ＱがNAND
ゲート４，６に供給されると共に、両者が
NANDゲート１３に供給される。NADNゲート
１３には、NANDゲート３，５の出力が供給さ
れ、NANDゲート１３の出力がNANDゲート
４，６，１０，１１の入力即ち４個のRSフリツ
プフロツプのリセツト入力端子に供給される。
この従来の位相比較回路では、入力端子１から
のパルス信号より入力信号２からのパルス信号の
位相が遅れている時に、Ｌ（ローレベル）の出力
信号が発生し、これと逆の時に、Ｌ（ローレベ
ル）の出力信号が発生する。また、ある状
態、NANDゲート３、NANDゲート５、
NANDゲート９、NANDゲート１２の夫々から
出力される各フリツプフロツプの出力が全てＨ
（ハイレベル）となると、NANDゲート１３の出
力がＬとなり、全てのフリツプフロツプがリセツ
トされる。
のパルス信号より入力信号２からのパルス信号の
位相が遅れている時に、Ｌ（ローレベル）の出力
信号が発生し、これと逆の時に、Ｌ（ローレベ
ル）の出力信号が発生する。また、ある状
態、NANDゲート３、NANDゲート５、
NANDゲート９、NANDゲート１２の夫々から
出力される各フリツプフロツプの出力が全てＨ
（ハイレベル）となると、NANDゲート１３の出
力がＬとなり、全てのフリツプフロツプがリセツ
トされる。
上述の従来の位相比較回路をIC化する場合、
NANDゲート１３の出力がＬになつた時に、全
てのフリツプフロツプが同時にリセツトされる必
要がある。もし、１個でも、フリツプフロツプが
リセツトされないと、誤動作が生じる。このた
め、NANDゲートを組合せて位相比較回路をIC
化する時に、ゲートの遅延、負荷容量などを充分
に考慮する必要があり、コンデンサなどで遅延量
を調整することによつて上述の誤動作を防止して
いた。このため、従来の位相比較回路は、ゲート
アレイを使用することができず、ICとして構成
することが面倒であつた。
NANDゲート１３の出力がＬになつた時に、全
てのフリツプフロツプが同時にリセツトされる必
要がある。もし、１個でも、フリツプフロツプが
リセツトされないと、誤動作が生じる。このた
め、NANDゲートを組合せて位相比較回路をIC
化する時に、ゲートの遅延、負荷容量などを充分
に考慮する必要があり、コンデンサなどで遅延量
を調整することによつて上述の誤動作を防止して
いた。このため、従来の位相比較回路は、ゲート
アレイを使用することができず、ICとして構成
することが面倒であつた。
「発明の目的」
したがつて、この発明の目的は、フリツプフロ
ツプから帰還される１個の出力により複数のフリ
ツプフロツプをリセツトするという状態をなく
し、ゲート遅延量、負荷容量などを微妙に調整す
る必要がない位相比較回路を提供することにあ
る。
ツプから帰還される１個の出力により複数のフリ
ツプフロツプをリセツトするという状態をなく
し、ゲート遅延量、負荷容量などを微妙に調整す
る必要がない位相比較回路を提供することにあ
る。
「発明の概要」
この発明は、第１の入力信号及び第２の入力信
号の位相関係に応じた第１の出力信号及び第２の
出力信号を発生する位相比較回路において、 第１の入力信号を１／ｍに分周する第１のカウ
ンタと、第２の入力信号を１／ｎに分周する第２
のカウンタと、第１のカウンタ及び第２のカウン
タの夫々の所定の状態で出力を発生する第１のデ
コーダ及び第２のデコーダと、第１の出力信号及
び第２の出力信号を夫々ホールドするための第１
のRSフリツプフロツプ及び第２のRSフリツプフ
ロツプと、第２の出力信号により制御された第１
のデコーダの出力がデータ入力として供給される
第１のＤフリツプフロツプと、第１の出力信号に
より制御された第２のデコーダの出力がデータ入
力として供給される第２のＤフリツプフロツプ
と、第１のデコーダの出力がデータ入力として供
給される第３のＤフリツプフロツプと、第２のデ
コーダの出力がデータ入力として供給される第４
のＤフリツプフロツプとを備え、第１のＤフリツ
プフロツプの出力及び第４のＤフリツプフロツプ
の出力によつて第１のRSフリツプフロツプをト
リガーし、第２のＤフリツプフロツプの出力及び
第３のＤフリツプフロツプの出力によつて第２の
RSフリツプフロツプをトリガーするようにした
ことを特徴とする位相比較回路である。
号の位相関係に応じた第１の出力信号及び第２の
出力信号を発生する位相比較回路において、 第１の入力信号を１／ｍに分周する第１のカウ
ンタと、第２の入力信号を１／ｎに分周する第２
のカウンタと、第１のカウンタ及び第２のカウン
タの夫々の所定の状態で出力を発生する第１のデ
コーダ及び第２のデコーダと、第１の出力信号及
び第２の出力信号を夫々ホールドするための第１
のRSフリツプフロツプ及び第２のRSフリツプフ
ロツプと、第２の出力信号により制御された第１
のデコーダの出力がデータ入力として供給される
第１のＤフリツプフロツプと、第１の出力信号に
より制御された第２のデコーダの出力がデータ入
力として供給される第２のＤフリツプフロツプ
と、第１のデコーダの出力がデータ入力として供
給される第３のＤフリツプフロツプと、第２のデ
コーダの出力がデータ入力として供給される第４
のＤフリツプフロツプとを備え、第１のＤフリツ
プフロツプの出力及び第４のＤフリツプフロツプ
の出力によつて第１のRSフリツプフロツプをト
リガーし、第２のＤフリツプフロツプの出力及び
第３のＤフリツプフロツプの出力によつて第２の
RSフリツプフロツプをトリガーするようにした
ことを特徴とする位相比較回路である。
「実施例」
以下、この発明の一実施例について第２図及び
第３図を参照して説明する。
第３図を参照して説明する。
第２図において、２１で示す入力端子に周波数
FRの第１のパルス信号が供給され、２２で示す
入力端子に周波数FVの第２のパルス信号が供給
され、これらの入力信号が１／ｍの分周比の第１
のカウンタ２３及び１／ｎの分周比の第２のカウ
ンタ２４に供給される。カウンタ２３の内容が第
１のデコーダ２５に供給され、カウンタ２４の内
容が第２のデコーダ２６に供給される。
FRの第１のパルス信号が供給され、２２で示す
入力端子に周波数FVの第２のパルス信号が供給
され、これらの入力信号が１／ｍの分周比の第１
のカウンタ２３及び１／ｎの分周比の第２のカウ
ンタ２４に供給される。カウンタ２３の内容が第
１のデコーダ２５に供給され、カウンタ２４の内
容が第２のデコーダ２６に供給される。
２７，２８は、第１のＤフリツプフロツプ及び
第３のＤフリツプフロツプを夫々示し、２９，３
０は、第２のＤフリツプフロツプ及び第４のＤフ
リツプフロツプを夫々示し、Ｄフリツプフロツプ
２７及び２８のクロツク入力として入力端子２１
からのパルス信号が供給され、Ｄフリツプフロツ
プ２９及び３０のクロツク入力として入力端子２
２からのパルス信号が供給される。Ｄフリツプフ
ロツプ２７には、ANDゲート３１の出力がデー
タ入力として供給され、Ｄフリツプフロツプ２９
には、ANDゲート３２の出力がデータ入力とし
て供給される。
第３のＤフリツプフロツプを夫々示し、２９，３
０は、第２のＤフリツプフロツプ及び第４のＤフ
リツプフロツプを夫々示し、Ｄフリツプフロツプ
２７及び２８のクロツク入力として入力端子２１
からのパルス信号が供給され、Ｄフリツプフロツ
プ２９及び３０のクロツク入力として入力端子２
２からのパルス信号が供給される。Ｄフリツプフ
ロツプ２７には、ANDゲート３１の出力がデー
タ入力として供給され、Ｄフリツプフロツプ２９
には、ANDゲート３２の出力がデータ入力とし
て供給される。
NANDゲート３３及び３４により第１のRSフ
リツプフロツプが構成され、NANDゲート３５
及び３６により第２のRSフリツプフロツプが構
成される。第１のRSフリツプフロツプのセツト
入力即ちNANDゲート３３のひとつの入力とし
て、Ｄフリツプフロツプ２７の出力が供給
され、そのリセツト入力即ちNANDゲート３４
のひとつの入力として、Ｄフリツプフロツプ３０
の出力が供給され、その出力が出力信号
UPとして出力端子３７に取り出される。第２の
RSフリツプフロツプのセツト入力即ちNANDゲ
ート３５のひとつの入力として、Ｄフリツプフロ
ツプ２９の出力が供給され、そのリセツト
入力即ちNANDゲート３６のひとつの入力とし
て、Ｄフリツプフロツプ２８の出力が供給
され、その出力が出力信号として出力端子
３８に取り出される。更に、Ｄフリツプフロツプ
２７がＤフリツプフロツプ３０の出力でに
よりクリアされると共に、Ｄフリツプフロツプ２
９がＤフリツプフロツプ２８の出力により
クリアされる。
リツプフロツプが構成され、NANDゲート３５
及び３６により第２のRSフリツプフロツプが構
成される。第１のRSフリツプフロツプのセツト
入力即ちNANDゲート３３のひとつの入力とし
て、Ｄフリツプフロツプ２７の出力が供給
され、そのリセツト入力即ちNANDゲート３４
のひとつの入力として、Ｄフリツプフロツプ３０
の出力が供給され、その出力が出力信号
UPとして出力端子３７に取り出される。第２の
RSフリツプフロツプのセツト入力即ちNANDゲ
ート３５のひとつの入力として、Ｄフリツプフロ
ツプ２９の出力が供給され、そのリセツト
入力即ちNANDゲート３６のひとつの入力とし
て、Ｄフリツプフロツプ２８の出力が供給
され、その出力が出力信号として出力端子
３８に取り出される。更に、Ｄフリツプフロツプ
２７がＤフリツプフロツプ３０の出力でに
よりクリアされると共に、Ｄフリツプフロツプ２
９がＤフリツプフロツプ２８の出力により
クリアされる。
上述のこの発明の一実施例において、デコーダ
２５は、１／ｍに分周された第１の入力信号（第
３図Ａに示す）の立上りエツジの直前の状態を検
出し、この状態でＨとなる出力を発生し、デコー
ダ２６は、１／ｎに分周された第２の入力信号
（第３図Ｂに示す）の立上りエツジの直前の状態
を検出し、この状態でＨとなる出力を発生する。
この分周された入力信号の立上りエツジのみが注
目され、（＝Ｈ、＝Ｈ）となるアツプ及び
ダウンの何れでもない状態の時に、先に立上つた
方の入力信号を優先し、アツプ又はダウンの状態
となされる。
２５は、１／ｍに分周された第１の入力信号（第
３図Ａに示す）の立上りエツジの直前の状態を検
出し、この状態でＨとなる出力を発生し、デコー
ダ２６は、１／ｎに分周された第２の入力信号
（第３図Ｂに示す）の立上りエツジの直前の状態
を検出し、この状態でＨとなる出力を発生する。
この分周された入力信号の立上りエツジのみが注
目され、（＝Ｈ、＝Ｈ）となるアツプ及び
ダウンの何れでもない状態の時に、先に立上つた
方の入力信号を優先し、アツプ又はダウンの状態
となされる。
一例として、第３図Ａ及び第３図Ｂに示すよう
に、第１のパルス信号の分周出力の立上りエツジ
の方が第２のパルス信号の分周出力の立上りエツ
ジより先にあると、デコーダ２５の出力がAND
ゲート３１を介してＤフリツプフロツプ２７のデ
ータ入力として供給される。このデコーダ２５の
出力が第１のパルス信号によりサンプリグされ、
したがつて、Ｄフリツプフロツプ２７から第３図
Ｃに示すパルスが発生する。これと共に、
デコーダ２５の出力がＤフリツプフロツプ２８に
供給され、このＤフリツプフロツプ２８から第３
図Ｄに示すパルスが発生する。
に、第１のパルス信号の分周出力の立上りエツジ
の方が第２のパルス信号の分周出力の立上りエツ
ジより先にあると、デコーダ２５の出力がAND
ゲート３１を介してＤフリツプフロツプ２７のデ
ータ入力として供給される。このデコーダ２５の
出力が第１のパルス信号によりサンプリグされ、
したがつて、Ｄフリツプフロツプ２７から第３図
Ｃに示すパルスが発生する。これと共に、
デコーダ２５の出力がＤフリツプフロツプ２８に
供給され、このＤフリツプフロツプ２８から第３
図Ｄに示すパルスが発生する。
Ｄフリツプフロツプ２７の出力により第
１のRSフリツプフロツプがセツトされ、出力信
号が第３図Ｇに示すように、Ｌに立下がる。
次に、分周された第２のパルス信号の立上りエツ
ジの直前でデコーダ２６の出力が発生すると、
ANDゲート３２は、出力信号により禁止状態
にあるため、デコーダ２６の出力がＤフリツプフ
ロツプ３０にのみ供給される。したがつて、Ｄフ
リツプフロツプ２９の出力は、第３図Ｅに
示すように、Ｈのままであるのに対し、Ｄフリツ
プフロツプ３０の出力は、第３図Ｆに示す
ように、Ｌに立下がる。これによつて、第１の
RSフリツプフロツプがリセツトされ、一方の出
力信号が第３図Ｇに示すように、Ｈに立上が
る。この出力信号がＬの期間は、分周された
第１のパルス信号の立上りエツジ及び分周された
第２のパルス信号の立上りエツジの位相差と対応
し、この期間、チヤージポンプのコンデンサに充
電電流が流れる。第２のRSフリツプフロツプは、
セツトされないので、出力信号は、第３図Ｈ
に示すように、Ｈの状態のままである。
１のRSフリツプフロツプがセツトされ、出力信
号が第３図Ｇに示すように、Ｌに立下がる。
次に、分周された第２のパルス信号の立上りエツ
ジの直前でデコーダ２６の出力が発生すると、
ANDゲート３２は、出力信号により禁止状態
にあるため、デコーダ２６の出力がＤフリツプフ
ロツプ３０にのみ供給される。したがつて、Ｄフ
リツプフロツプ２９の出力は、第３図Ｅに
示すように、Ｈのままであるのに対し、Ｄフリツ
プフロツプ３０の出力は、第３図Ｆに示す
ように、Ｌに立下がる。これによつて、第１の
RSフリツプフロツプがリセツトされ、一方の出
力信号が第３図Ｇに示すように、Ｈに立上が
る。この出力信号がＬの期間は、分周された
第１のパルス信号の立上りエツジ及び分周された
第２のパルス信号の立上りエツジの位相差と対応
し、この期間、チヤージポンプのコンデンサに充
電電流が流れる。第２のRSフリツプフロツプは、
セツトされないので、出力信号は、第３図Ｈ
に示すように、Ｈの状態のままである。
また、分周された第１のパルス信号の立上りエ
ツジより先に分周された第２のパルス信号の立上
りエツジがある時には、デコーダ２６の出力が
ANDゲート３２を介してＤフリツプフロツプ２
９に供給されると共に、Ｄフリツプフロツプ３０
に供給される。この時には、第３図Ｅに示すよう
に、フリツプフロツプ２９の出力によつて
第２のRSフリツプフロツプがセツトされ、第３
図Ｈに示すように、出力信号がＬとなり、ダ
ウン状態となる。また、Ｄフリツプフロツプ３０
の出力により第１のRSフリツプフロツプが
リセツト状態とされている。
ツジより先に分周された第２のパルス信号の立上
りエツジがある時には、デコーダ２６の出力が
ANDゲート３２を介してＤフリツプフロツプ２
９に供給されると共に、Ｄフリツプフロツプ３０
に供給される。この時には、第３図Ｅに示すよう
に、フリツプフロツプ２９の出力によつて
第２のRSフリツプフロツプがセツトされ、第３
図Ｈに示すように、出力信号がＬとなり、ダ
ウン状態となる。また、Ｄフリツプフロツプ３０
の出力により第１のRSフリツプフロツプが
リセツト状態とされている。
次に分周された第１のパルス信号の立上りエツ
ジが来ると、デコーダ２５の出力がＤフリツプフ
ロツプ２８にのみ供給され、第２のRSフリツプ
フロツプがリセツトされ、出力信号がＨに立
上る。この出力信号がＬの期間は、分周され
た第１のパルス信号の立上りエツジ及び分周され
た第２のパルス信号の立上りエツジの位相差と対
応したものとなり、この期間、チヤージポンプの
コンデンサが放電される。
ジが来ると、デコーダ２５の出力がＤフリツプフ
ロツプ２８にのみ供給され、第２のRSフリツプ
フロツプがリセツトされ、出力信号がＨに立
上る。この出力信号がＬの期間は、分周され
た第１のパルス信号の立上りエツジ及び分周され
た第２のパルス信号の立上りエツジの位相差と対
応したものとなり、この期間、チヤージポンプの
コンデンサが放電される。
Ｄフリツプフロツプ２８の出力をＤフリ
ツプフロツプ２９のクリア入力端子に供給してい
るのは、分周された２個のパルス信号の立上りエ
ツジの位相差が第１のパルス信号の１周期より小
さくなつた時の誤動作を防止するためである。同
様の誤動作を防止するために、Ｄフリツプフロツ
プ３０の出力がＤフリツプフロツプ２７の
クリア入力端子に供給されている。
ツプフロツプ２９のクリア入力端子に供給してい
るのは、分周された２個のパルス信号の立上りエ
ツジの位相差が第１のパルス信号の１周期より小
さくなつた時の誤動作を防止するためである。同
様の誤動作を防止するために、Ｄフリツプフロツ
プ３０の出力がＤフリツプフロツプ２７の
クリア入力端子に供給されている。
上述のように、この発明に依れば、２つの入力
信号の位相関係に応じた比較出力を発生すること
ができる。この発明による位相比較回路は、分周
された第１のパルス信号及び分周された第２のパ
ルス信号の周波数が略々等しい時、又はｍ、ｎが
大きい時には、第１図に示す従来の位相比較回路
と同等の位相比較出力を形成することができる。
第４図は、この発明の応用例を示すもので、第４
図において、４１が第２図に示す位相比較回路を
示す。この位相比較回路４１内の一方の分周用カ
ウンタ２３にクロツク発振回路４２の周波数FR
の出力信号が供給され、他方の分周用カウンタ２
４にVCO（電圧制御発振器）４３の出力信号が供
給される。VCO４３の中心周波数はFVとされて
いる。位相比較回路４１からは、分周された第１
のパルス信号及び分周された第２のパルス信号の
位相関係に応じた出力信号及びが発生し、
これらの出力信号がチヤージポンプ４４に供給さ
れる。このチヤージポンプ４４の出力がローパス
フイルタ４５を介してVCO４３の制御端子に供
給される。
信号の位相関係に応じた比較出力を発生すること
ができる。この発明による位相比較回路は、分周
された第１のパルス信号及び分周された第２のパ
ルス信号の周波数が略々等しい時、又はｍ、ｎが
大きい時には、第１図に示す従来の位相比較回路
と同等の位相比較出力を形成することができる。
第４図は、この発明の応用例を示すもので、第４
図において、４１が第２図に示す位相比較回路を
示す。この位相比較回路４１内の一方の分周用カ
ウンタ２３にクロツク発振回路４２の周波数FR
の出力信号が供給され、他方の分周用カウンタ２
４にVCO（電圧制御発振器）４３の出力信号が供
給される。VCO４３の中心周波数はFVとされて
いる。位相比較回路４１からは、分周された第１
のパルス信号及び分周された第２のパルス信号の
位相関係に応じた出力信号及びが発生し、
これらの出力信号がチヤージポンプ４４に供給さ
れる。このチヤージポンプ４４の出力がローパス
フイルタ４５を介してVCO４３の制御端子に供
給される。
一例として、Hをテレビジヨン信号の水平周波
数とすると、（FR＝900H・FV＝33H）とされ、
（ｍ＝900、ｎ＝33）とされている。クロツク発振
器４２の出力信号及びVCO４３の出力信号がク
ロツクパルス、タイミング信号などとして用いら
れる。
数とすると、（FR＝900H・FV＝33H）とされ、
（ｍ＝900、ｎ＝33）とされている。クロツク発振
器４２の出力信号及びVCO４３の出力信号がク
ロツクパルス、タイミング信号などとして用いら
れる。
「発明の効果」
この発明に依れば、従来の位相比較回路のよう
に、複数のフリツプフロツプのある状態で発生す
る出力を帰還し、この複数のフリツプフロツプを
同時にリセツトする動作を必要とせず、Ｄフリツ
プフロツプによつて、入力信号の１周期のパルス
幅のリセツトパルスを確実に形成するので、ゲー
トの遅延量、負荷容量による遅延量を微妙に制御
する必要がなくなる。したがつて、この発明は、
ゲートアレイを用いて位相比較回路のICを形成
することを可能とし、位相比較回路のICの設計
を容易とすることができる。
に、複数のフリツプフロツプのある状態で発生す
る出力を帰還し、この複数のフリツプフロツプを
同時にリセツトする動作を必要とせず、Ｄフリツ
プフロツプによつて、入力信号の１周期のパルス
幅のリセツトパルスを確実に形成するので、ゲー
トの遅延量、負荷容量による遅延量を微妙に制御
する必要がなくなる。したがつて、この発明は、
ゲートアレイを用いて位相比較回路のICを形成
することを可能とし、位相比較回路のICの設計
を容易とすることができる。
第１図は従来の位相比較回路の接続図、第２図
はこの発明の一実施例の接続図、第３図はこの発
明の一実施例の動作説明に用いるタイムチヤー
ト、第４図はこの発明による位相比較回路の応用
例のブロツク図である。 ２１，２２……入力端子、２３，２４……分周
用のカウンタ、２５，２６……デコーダ、２７，
２８，２９，３０……Ｄフリツプフロツプ、３
３，３４……RSフリツプフロツプを構成する
NANDゲート、３５，３６……RSフリツプフロ
ツプを構成するNANDゲート、３７，３８……
出力端子。
はこの発明の一実施例の接続図、第３図はこの発
明の一実施例の動作説明に用いるタイムチヤー
ト、第４図はこの発明による位相比較回路の応用
例のブロツク図である。 ２１，２２……入力端子、２３，２４……分周
用のカウンタ、２５，２６……デコーダ、２７，
２８，２９，３０……Ｄフリツプフロツプ、３
３，３４……RSフリツプフロツプを構成する
NANDゲート、３５，３６……RSフリツプフロ
ツプを構成するNANDゲート、３７，３８……
出力端子。
Claims (1)
- 【特許請求の範囲】 １ 第１の入力信号及び第２の入力信号の位相関
係に応じた第１の出力信号及び第２の出力信号を
発生する位相比較回路において、 上記第１の入力信号を１／ｍに分周する第１の
カウンタと、上記第２の入力信号を１／ｎに分周
する第２のカウンタと、上記第１のカウンタ及び
上記第２のカウンタの夫々の所定の状態で出力を
発生する第１のデコーダ及び第２のデコーダと、
上記第１の出力信号及び上記第２の出力信号を
夫々ホールドするための第１のRSフリツプフロ
ツプ及び第２のRSフリツプフロツプと、上記第
２の出力信号により制御された上記第１のデコー
ダの出力がデータ入力として供給される第１のＤ
フリツプフロツプと、上記第１の出力信号により
制御された上記第２のデコーダの出力がデータ入
力として供給される第２のＤフリツプフロツプ
と、上記第１のデコーダの出力がデータ入力とし
て供給される第３のＤフリツプフロツプと、上記
第２のデコーダの出力がデータ入力として供給さ
れる第４のＤフリツプフロツプとを備え、上記第
１のＤフリツプフロツプの出力及び上記第４のＤ
フリツプフロツプの出力によつて上記第１のRS
フリツプフロツプをトリガーし、上記第２のＤフ
リツプフロツプの出力及び上記第３のＤフリツプ
フロツプの出力によつて上記第２のRSフリツプ
フロツプをトリガーするようにしたことを特徴と
する位相比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59006774A JPS60150315A (ja) | 1984-01-18 | 1984-01-18 | 位相比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59006774A JPS60150315A (ja) | 1984-01-18 | 1984-01-18 | 位相比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60150315A JPS60150315A (ja) | 1985-08-08 |
| JPH0523086B2 true JPH0523086B2 (ja) | 1993-03-31 |
Family
ID=11647516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59006774A Granted JPS60150315A (ja) | 1984-01-18 | 1984-01-18 | 位相比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60150315A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03109818A (ja) * | 1989-09-25 | 1991-05-09 | Nippon Telegr & Teleph Corp <Ntt> | ディジタル位相比較器 |
| JP2638286B2 (ja) * | 1990-10-31 | 1997-08-06 | 日本電気株式会社 | 位相比較回路 |
-
1984
- 1984-01-18 JP JP59006774A patent/JPS60150315A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60150315A (ja) | 1985-08-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6490207B2 (en) | Delay-locked loop with binary-coupled capacitor | |
| EP0252444B1 (en) | Digital phase-locked loops | |
| EP0318929B1 (en) | Retriggerable multivibrator | |
| US4922141A (en) | Phase-locked loop delay line | |
| US5736872A (en) | Low voltage high speed phase frequency detector | |
| DE69535087T2 (de) | Schaltungsanordnung zur Taktrückgewinnung | |
| US4290029A (en) | Digital phase control circuit including an auxiliary circuit | |
| US5892380A (en) | Method for shaping a pulse width and circuit therefor | |
| US4904948A (en) | Phase comparator circuit | |
| US7034591B2 (en) | False-lock-free delay locked loop circuit and method | |
| US5357204A (en) | One-shot clock generator circuit | |
| US4774479A (en) | Phase locked loop circuit | |
| US5982213A (en) | Digital phase lock loop | |
| US5126693A (en) | Circuit and method of reducing phase jitter in a phase lock loop | |
| US4829268A (en) | Loop filter for frequency multiplying phase locked loop | |
| JP2002118461A (ja) | Ｐｌｌ回路 | |
| EP0520558A1 (en) | Phase locked loop and digital phase comparator for use in a phase-locked loop | |
| JPS5922406B2 (ja) | 同調装置 | |
| JP2651688B2 (ja) | ディジタルｐｌｌ回路 | |
| US5694086A (en) | Precision, analog CMOS one-shot and phase locked loop including the same | |
| JP2928485B2 (ja) | 位相比較器 | |
| JPS6151828B2 (ja) | ||
| JPS6238920A (ja) | 多相クロツク発生装置 | |
| JP3021747B2 (ja) | Ｐｌｌ回路 | |
| US6310927B1 (en) | First order tuning circuit for a phase-locked loop |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |